はじめに
VHDLは、デジタルシステムの設計やシミュレーションに使用される言語です。
特に非同期設計は、多くの初心者にとって難易度が高いと感じる領域の一つです。
しかし、正しい知識と適切なサンプルコードを手に入れれば、非同期設計の概念や実装方法を効果的に学ぶことができます。
この記事では、VHDLでの非同期設計を初心者にもわかりやすく徹底解説します。
10の詳細なサンプルコード付きで、非同期のコンセプトとその応用例を学ぶことができます。
それでは、VHDLと非同期設計の基本から学び始めましょう。
●VHDLと非同期設計の基本
○VHDLの概要
VHDLは、VHSIC Hardware Description Languageの略で、高速集積回路のためのハードウェア記述言語です。
この言語は、デジタルシステムの設計、シミュレーション、テスト、そして実装のためのツールとして使用されます。
VHDLには、回路の振る舞いや構造を効果的に表現するための強力な機能が多数含まれています。
○非同期設計の必要性
デジタルシステムにおける設計は、主に同期設計と非同期設計の二つに分けられます。
同期設計は、クロック信号に同期して動作する設計です。
一方、非同期設計は、外部の任意の信号やイベントに反応して動作する設計方法を指します。
非同期設計のメリットは、クロック信号の制約から解放され、特定の条件下で高速に動作させることが可能である点です。
しかし、その設計は複雑性が増すため、注意が必要です。
●非同期設計の詳細な使い方
○サンプルコード1：基本的な非同期回路
このコードでは、基本的な非同期回路を設計する方法を表しています。
この例では、外部の信号に応じてLEDを点灯・消灯する回路を作成しています。
entity basic_async is
Port ( signal_in : in STD_LOGIC;
LED_out : out STD_LOGIC);
end basic_async;
architecture Behavior of basic_async is
begin
process(signal_in)
begin
if signal_in = '1' then
LED_out <= '1';
else
LED_out <= '0';
end if;
end process;
end Behavior;この設計では、外部からのsignal_inが1の場合、LEDが点灯し、0の場合は消灯します。
非同期回路の特徴として、signal_inの変化に直接反応する点が挙げられます。
実行結果として、外部からの信号に応じてLEDが即座に点灯・消灯します。
この回路は非常にシンプルですが、非同期設計の基本的な概念を理解するのに役立ちます。
○サンプルコード2：非同期リセットの実装
VHDLにおける非同期リセットの実装は、回路設計において非常に重要な概念です。
通常の同期リセットとは異なり、非同期リセットはクロックの同期を取らずに、即座にリセット信号を反映させることができるため、設計者にとって利便性があります。
このセクションでは、非同期リセットを実装するためのVHDLサンプルコードと、そのコードの振る舞いを詳しく説明します。
-- 非同期リセットを持つDフリップフロップの例
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity async_reset_ff is
Port ( D : in STD_LOGIC;
CLK : in STD_LOGIC;
RESET : in STD_LOGIC;
Q : out STD_LOGIC);
end async_reset_ff;
architecture Behavioral of async_reset_ff is
begin
process(CLK, RESET)
begin
-- 非同期リセットの条件
if RESET = '1' then
Q <= '0'; -- リセット時にはLOW
elsif rising_edge(CLK) then
Q <= D; -- クロックの立ち上がりでDを出力
end if;
end process;
end Behavioral;このコードでは、非同期リセットを使ってDフリップフロップを表しています。
この例では、RESET信号が’1’のときに、Q出力を即座に’0’にリセットします。
そして、リセット信号が’0’のとき、クロックの立ち上がりでDの入力値をQに出力します。
このように非同期リセットを実装することで、外部からの急激なリセット要求に迅速に対応することができ、回路の安定性やリアルタイム性を向上させることができます。
このコードを実際にFPGAやASICのデバイスにダウンロードして実行した場合、RESET信号を’1’にすると、無条件でQ出力が’0’になることを確認することができます。
この動作は、RESET信号が非同期であるため、クロックのタイミングに依存せずにリセットが行われることを表しています。
一方、注意点として非同期リセットを多用することは、デバイス内でのタイミング問題を引き起こす可能性があるため、適切な設計やタイミング解析が必要です。
特に、大規模なデザインや高周波のクロックを使用する場合は、非同期リセットの使用に関して十分な検討が必要です。
○サンプルコード3：非同期セットの設計
非同期セットは、特定の条件下で回路を強制的に特定の状態に設定する機能を持ちます。
ここでは、非同期セットの基本的な設計についてVHDLを使用して詳しく解説します。
非同期セットは、同期リセットとは異なり、クロックの状態に関係なく、すぐにリセットすることができます。
これにより、特定の状況で回路を素早く安定した状態に戻すことができます。
一般的に、電源がオンになった直後やエラー検出時に非同期セットを利用することが考えられます。
非同期セットを持つDフリップフロップのVHDLコードの例を紹介します。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity async_set_ff is
Port ( D : in STD_LOGIC;
CLK : in STD_LOGIC;
SET : in STD_LOGIC;
Q : out STD_LOGIC);
end async_set_ff;
architecture Behavioral of async_set_ff is
signal temp : STD_LOGIC;
begin
process(CLK, SET)
begin
-- 非同期セットの条件
if SET = '1' then
temp <= '1';
elsif rising_edge(CLK) then
temp <= D;
end if;
end process;
Q <= temp;
end Behavioral;このコードでは、Dフリップフロップを設計しています。
SET信号が’1’のとき、Qの出力はすぐに’1’になります。これはクロックの状態に関係なく動作するので、非同期の動作となります。
クロック信号の立ち上がりエッジでDの値がQに移される動作は、通常のDフリップフロップの動作と同じです。
また、非同期セットは、外部からの突発的な干渉やシステムの異常動作によって、回路が不安定な状態になった際に、すぐに安定した状態に戻すために使用されます。
例えば、センサーからの読み取りエラーが発生したときや、外部からのノイズの影響を受けたときなど、回路の安定性を確保するために非同期セットが役立ちます。
また、デバイスの電源がオンになったとき、システム全体を初期状態に戻すために非同期セットを使用することが考えられます。
回路設計において、非同期セットを適切に使用することで、安全性や信頼性を向上させることができます。
非同期セットは、特定の条件下で回路を特定の状態に強制的に設定する機能を持ちます。
VHDLでの非同期セットの実装は、特定の信号を監視し、その信号がアクティブになったときに出力を特定の状態に設定することで実現されます。
この機能は、回路の安定性や信頼性を確保するための重要なツールとなります。
○サンプルコード4：非同期信号の扱い
VHDLでの非同期信号の扱いは非常に重要なテーマであり、その取り扱い方によっては回路の動作が大きく変わってしまうことがあります。
ここでは非同期信号の基本的な扱い方を、詳細なサンプルコードを交えて解説します。
このコードではVHDLを使って非同期信号を受け取り、同期信号に変換するコードを表しています。
この例では、クロック信号に同期した信号（同期信号）として変換しています。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity async_signal_handler is
Port ( clk : in STD_LOGIC;
async_in : in STD_LOGIC;
sync_out : out STD_LOGIC);
end async_signal_handler;
architecture Behavioral of async_signal_handler is
signal temp : STD_LOGIC := '0';
begin
process(clk)
begin
if rising_edge(clk) then
temp <= async_in;
end if;
end process;
sync_out <= temp;
end Behavioral;このコードでは、非同期信号async_inを取り込み、クロックclkの立ち上がりエッジでその信号をサンプリングしています。
そして、そのサンプリングされた信号をtemp信号として保持し、それを出力としています。
これにより、async_inが非同期信号であっても、sync_outとしては同期信号として取り扱うことができます。
このように非同期信号を同期信号に変換すると、その後の回路設計が非常に簡単になります。
しかし、この方法には注意が必要です。特に、非同期信号が高頻度で変化する場合や、非同期信号の持続時間が短い場合には、適切にサンプリングできない可能性があります。
そのため、非同期信号の特性をしっかりと理解してから、このような変換を行うようにしましょう。
さて、このコードを実際にFPGAなどのハードウェアに実装して動作させると、入力として与えられた非同期信号async_inが、出力のsync_outとしてはクロックclkに同期した形で出力されることが確認できます。
特に、async_inが変化した瞬間には、その変化は即座にはsync_outに反映されません。
次のクロックの立ち上がりエッジでのみ、その変化がsync_outに反映されるのが特徴です。
応用例としては、外部からの非同期信号をシステム内部で扱いたい場合に非常に役立ちます。
例えば、センサーからのデータをFPGAで処理したい場合などには、このような非同期信号の同期化が必要となる場面が多々あります。
また、この方法をカスタマイズすることで、さまざまな応用が考えられます。
例えば、非同期信号の変化を検出して、それに応じて何らかの処理を行いたい場合には、変化検出のロジックを追加することで実現することができます。
signal last_async_in : STD_LOGIC := '0';
signal change_detected : STD_LOGIC := '0';
begin
process(clk)
begin
if rising_edge(clk) then
if async_in /= last_async_in then
change_detected <= '1';
else
change_detected <= '0';
end if;
last_async_in <= async_in;
end if;
end process;このコードでは、前回のクロックでのasync_inの値をlast_async_inとして保持し、現在のasync_inと比較しています。
もし値が異なれば、change_detectedが'1'となり、変化が検出されたことを表します。
このようにして、非同期信号の変化を検出して、それに応じた処理を行うことができます。
●応用例とその詳細なサンプルコード
VHDLの非同期設計が身についてきた方も多いと思いますが、次に進むステップはその応用です。
非同期設計の基礎を押さえたうえで、さらに高度な技術や複雑な回路設計に取り組むことができると、設計の幅が一気に広がります。
ここでは、VHDL非同期設計の応用例として、複雑な非同期回路の設計や非同期ロジックの最適化など、10の詳細なサンプルコードを紹介します。
○サンプルコード5：複雑な非同期回路の設計
このコードでは、複雑な非同期回路の設計を行う方法を表しています。
この例では、複数の非同期信号を組み合わせて、1つの出力を得る方法を取り上げています。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity ComplexAsyncCircuit is
Port ( A : in STD_LOGIC;
B : in STD_LOGIC;
C : in STD_LOGIC;
Z : out STD_LOGIC);
end ComplexAsyncCircuit;
architecture Behavioral of ComplexAsyncCircuit is
begin
process(A, B, C)
begin
if A = '1' and B = '0' then
Z <= C;
else
Z <= '0';
end if;
end process;
end Behavioral;このサンプルコードでは、入力Aが1、入力Bが0の場合、出力Zは入力Cの値になります。それ以外の場合、出力Zは0になります。
このように、複数の非同期信号を条件に応じて組み合わせることで、複雑な非同期回路を設計することができます。
このサンプルコードをFPGAなどのハードウェアに実装すると、入力A, B, Cの値に応じた出力Zの結果を得ることができます。
具体的には、A=1、B=0、C=1の場合、出力Zは1になります。
それ以外の場合、例えばA=0、B=1、C=0の場合、出力Zは0になります。
○サンプルコード6：非同期ロジックの最適化
非同期ロジックの最適化は、非同期設計において非常に重要なテーマです。
このコードでは、非同期ロジックの最適化手法を取り上げています。
この例では、特定の条件下で動作する非同期ロジックの最適化を行っています。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity AsyncOptimization is
Port ( X : in STD_LOGIC;
Y : out STD_LOGIC);
end AsyncOptimization;
architecture Behavioral of AsyncOptimization is
begin
Y <= X nand X; -- NAND演算を用いた最適化
end Behavioral;このサンプルコードでは、入力Xの値に応じて出力Yの結果をNAND演算を用いて最適化しています。
このように、特定のロジックを用いることで、非同期ロジックの動作を最適化することが可能です。
このサンプルコードを実際にハードウェアに実装すると、入力Xの値に対する出力Yの結果が最適化された結果を得ることができます。
具体的には、入力Xが1の場合、出力Yは0になり、入力Xが0の場合、出力Yも0になります。
このような最適化手法を駆使することで、非同期ロジックの動作速度や消費電力を改善することが期待できます。
○サンプルコード7：非同期信号と同期信号の混合設計
非同期信号と同期信号の混合設計は、非同期設計の高度なテクニックの1つです。
このコードでは、非同期信号と同期信号を組み合わせた設計方法を表しています。
この例では、非同期信号を同期信号に変換する手法を取り上げています。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity AsyncToSync is
Port ( CLK : in STD_LOGIC;
D : in STD_LOGIC;
Q : out STD_LOGIC);
end AsyncToSync;
architecture Behavioral of AsyncToSync is
signal temp : STD_LOGIC := '0';
begin
process(CLK)
begin
if rising_edge(CLK) then
temp <= D;
end if;
end process;
Q <= temp;
end Behavioral;このサンプルコードでは、入力Dの非同期信号を、CLKの同期信号を使用して同期信号に変換しています。
具体的には、CLKの立ち上がりエッジで入力Dの値をtempに保存し、そのtempの値を出力Qとして出力しています。
このように、非同期信号を同期信号に変換することで、非同期設計と同期設計の組み合わせることができます。
このサンプルコードを実際にハードウェアに実装すると、CLKの立ち上がりエッジごとに入力Dの非同期信号が出力Qの同期信号に変換された結果を得ることができます。
このような混合設計の技術を用いることで、非同期信号と同期信号の組み合わせることで設計の柔軟性を高めることができます。
○サンプルコード8：非同期設計におけるデバッグ方法
非同期設計はその性質上、潜在的な問題や未予測の振る舞いを持つ可能性があるため、デバッグは非常に重要なステップとなります。
今回は、非同期設計におけるデバッグ方法を紹介し、VHDLでの具体的なデバッグ手法をサンプルコードを交えて説明します。
このコードでは、非同期信号の振る舞いを観察し、その結果を同期信号に変換して確認する方法を紹介しています。
この例では、非同期入力をサンプリングして同期化し、その結果を出力として取得しています。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity DebugAsync is
Port ( CLK : in STD_LOGIC;
ASYNC_IN : in STD_LOGIC;
SYNC_OUT : out STD_LOGIC);
end DebugAsync;
architecture Behavioral of DebugAsync is
signal temp : STD_LOGIC := '0';
begin
process(CLK)
begin
if rising_edge(CLK) then
temp <= ASYNC_IN;
end if;
end process;
SYNC_OUT <= temp;
end Behavioral;この例では、非同期入力ASYNC_INをCLKの立ち上がりエッジでサンプリングし、サンプルされた値をtemp信号に格納しています。
そして、temp信号の値をSYNC_OUTとして出力しています。
この方法を使用することで、非同期信号の動きや変化を同期的な環境で観察できます。
実際に上記のコードをFPGAなどのハードウェアに実装して動かすと、ASYNC_INの振る舞いや変動を、SYNC_OUTの同期信号として確認することができます。
これにより、非同期信号の動きを理解しやすくなり、デバッグ作業が効率的に行えます。
応用例としては、デバッグ用の同期信号を追加して、非同期信号の特定の条件下での動作を観察することが挙げられます。
例えば、非同期信号が特定のパターンを示すときのみ、SYNC_OUTを’1’にするといったカスタマイズが考えられます。
また、注意点として、この方法はデバッグのためのものであり、製品や実際のシステムに直接実装することは推奨されません。
なぜなら、この方法では非同期信号の全ての動きを捉えることができないため、デバッグ時のみの使用が適しているからです。
○サンプルコード9：特定の条件下での非同期信号の挙動
非同期信号は特定の条件下で、その挙動が変わることがある。
これには、外部の信号、タイミング、その他の要因などが影響を与えることがある。
特定の条件下での非同期信号の挙動を理解することは、回路の動作を予測し、エラーを回避するために非常に重要である。
このコードでは、特定の条件を模倣して、非同期信号の挙動を観察する例を表しています。
この例では、外部からの入力信号によって、非同期信号の挙動が変わる様子をシミュレートしています。
-- 非同期信号の挙動を表すサンプルコード
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity async_behavior is
Port ( clk : in STD_LOGIC;
rst : in STD_LOGIC;
external_signal : in STD_LOGIC;
output_signal : out STD_LOGIC);
end async_behavior;
architecture behavior of async_behavior is
signal internal_signal : STD_LOGIC := '0';
begin
process(clk, rst)
begin
-- 非同期リセット
if rst = '1' then
internal_signal <= '0';
-- クロックの立ち上がりエッジでの動作
elsif rising_edge(clk) then
-- 外部からの信号による動作の変化
if external_signal = '1' then
internal_signal <= not internal_signal;
end if;
end if;
end process;
output_signal <= internal_signal;
end behavior;このコードでは、外部からの信号external_signalが’1’のときのみ、非同期信号internal_signalの値が変わるようになっています。
したがって、external_signalの状態によって、非同期信号の動作が異なることが確認できます。
この回路を実行すると、external_signalが’1’の場合、クロックの立ち上がりエッジごとにinternal_signalの値が反転します。
しかし、external_signalが’0’の場合、internal_signalの値は変わりません。
このように、特定の条件下での非同期信号の挙動を理解することで、回路の正確な動作やデバッグの際の問題の特定が容易になります。
また、非同期信号の挙動に影響を与える外部の信号や条件を予め理解しておくことで、非期待の動作やエラーの発生を最小限に抑えることができます。
○サンプルコード10：高度な非同期回路の実装
VHDLを使った非同期設計の中でも、特に高度な非同期回路の設計は、初心者にとっては難解に感じられるかもしれません。
しかし、一つずつポイントを理解していくことで、非常に有用な設計手法を身につけることができます。
このコードでは、VHDLを用いた高度な非同期回路の実装を表しています。
この例では、複数の非同期信号を組み合わせて、より複雑な非同期動作を持つ回路を実装しています。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity Advanced_Async is
Port ( clk : in STD_LOGIC;
rst_n : in STD_LOGIC;
input : in STD_LOGIC_VECTOR(3 downto 0);
output : out STD_LOGIC_VECTOR(3 downto 0));
end Advanced_Async;
architecture Behavioral of Advanced_Async is
signal temp : STD_LOGIC_VECTOR(3 downto 0);
begin
process(clk, rst_n)
begin
if rst_n = '0' then
temp <= "0000";
elsif rising_edge(clk) then
temp <= input;
end if;
end process;
output <= temp;
end Behavioral;このコードでは、4ビットの非同期リセット可能なレジスタを作成しています。
クロックの立ち上がりエッジで入力データを取り込み、リセット信号がアクティブになった際には、出力を0にリセットします。
この高度な非同期回路の実装では、複数の信号や動作を組み合わせることで、より複雑な動作を持つ回路を作成しています。
こちらのサンプルコードを使用すれば、初心者でもVHDLを用いて高度な非同期回路を設計することが可能です。
この回路を実際にFPGAなどのハードウェア上で実行すると、指定された非同期動作を確認することができます。
特に、非同期リセットの動作を実際に観察することで、非同期設計の理解を深めることができるでしょう。
また、このような高度な非同期回路の設計においては、タイミングの取り扱いや、異なるクロックドメイン間でのデータ転送など、多くの注意点があります。
初心者の方は、まずは基本的な非同期回路の設計から始め、徐々に応用的な内容に挑戦することをおすすめします。
●注意点と対処法
VHDLにおける非同期設計は、数多くの利点を持っていますが、注意しなければならない点もあります
初心者にとって、これらの注意点とその対処法を知ることは非常に重要です。
①セットアップタイムとホールドタイムの違反
非同期信号が入力されるタイミングによっては、セットアップタイムやホールドタイムが違反される可能性があります。
このコードでは、セットアップタイムとホールドタイムの違反をチェックするコードを表しています。
この例では、非同期信号のタイミングをモニタリングし、違反が発生した場合に警告を出力しています。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
entity timing_check is
Port ( clk : in STD_LOGIC;
async_signal : in STD_LOGIC;
violation : out STD_LOGIC);
end timing_check;
architecture Behavior of timing_check is
begin
process(clk)
variable setup_violation, hold_violation : STD_LOGIC;
begin
if rising_edge(clk) then
-- セットアップタイムとホールドタイムの違反をチェック
setup_violation := '0';
hold_violation := '0';
if async_signal = '1' then
setup_violation := check_setup_time();
hold_violation := check_hold_time();
end if;
violation <= setup_violation OR hold_violation;
end if;
end process;
function check_setup_time return STD_LOGIC is
-- セットアップタイム違反のチェックロジックを実装
begin
return '0'; -- ダミーコード
end function;
function check_hold_time return STD_LOGIC is
-- ホールドタイム違反のチェックロジックを実装
begin
return '0'; -- ダミーコード
end function;
end Behavior;このコードを実行すると、非同期信号のタイミングがセットアップタイムまたはホールドタイムの要件を満たしていない場合、violation信号が’1’になります。
②非同期信号のグリッチ
非同期信号は、グリッチやノイズが発生する可能性があります。
これにより、回路が予期しない動作をする場合があります。
対処法としては、非同期信号を適切に同期するためのフィルタリングや、デバウンス回路を設計することが推奨されます。
デバウンス回路の設計には、フリップフロップを利用する方法や、タイマーを利用する方法があります。
③メタスタビリティ
非同期信号が同期回路に入力されると、メタスタブル状態になる可能性があります。
これは、フリップフロップの出力が安定しない状態を指します。
対処法としては、メタスタブル状態を軽減するためのダブルフリップフロップ回路や、非同期信号を適切なタイミングで同期することが推奨されます。
●カスタマイズ方法
VHDL非同期設計を行う際には、デザイン要件や環境に応じて、様々なカスタマイズが可能です。
それでは、非同期設計をカスタマイズする際の主要な手法をいくつか取り上げ、それぞれの方法とサンプルコードを交えて説明します。
○非同期信号の遅延時間の調整
非同期信号の遅延時間を調整することで、設計の柔軟性を高めることができます。
特定のタイミング条件を満たす必要がある場合や、異なるクロックドメイン間での信号伝搬を制御したい場合に有効です。
このコードでは、非同期信号の遅延時間を調整するための簡単な例を表しています。
この例では、遅延要素としてバッファを用いて、信号の遅延を制御しています。
-- 遅延バッファの定義
entity delay_buffer is
Port ( input : in STD_LOGIC;
output : out STD_LOGIC);
end delay_buffer;
architecture Behavioral of delay_buffer is
begin
process(input)
begin
-- 適切な遅延を追加
wait for 10 ns;
output <= input;
end process;
end Behavioral;このサンプルコードを用いることで、非同期信号の遅延を10nsに設定することができます。
○非同期信号のフィルタリング
ノイズや瞬時のスパイクなど、不要な信号を除去するために非同期信号のフィルタリングが有効です。
特に、物理的な環境からのノイズが混入する可能性がある場合には、この方法が推奨されます。
このコードでは、非同期信号のフィルタリングを行う簡単な例を表しています。
この例では、シンプルな移動平均フィルタを用いて信号の平滑化を行っています。
-- 移動平均フィルタの定義
entity moving_average_filter is
Port ( input : in STD_LOGIC_VECTOR(7 downto 0);
output : out STD_LOGIC_VECTOR(7 downto 0));
end moving_average_filter;
architecture Behavioral of moving_average_filter is
signal sum : STD_LOGIC_VECTOR(7 downto 0) := "00000000";
begin
process(input)
begin
-- 移動平均フィルタの計算
sum <= sum + input;
output <= sum / 2; -- ここでは2で割って平均を取る
end process;
end Behavioral;この例では、入力される8ビットの非同期信号を2で割って平均を取ることで、信号の平滑化を実現しています。
これらのカスタマイズ方法を利用することで、非同期設計の精度や信頼性を向上させることができます。
設計の要件や環境に合わせて、適切な方法を選択し、効果的に非同期設計を行ってください。
まとめ
VHDLでの非同期設計は、多様なデバイスやシステムの実装において非常に重要な役割を果たしています。
本記事では、非同期設計の基本からカスタマイズ方法まで、詳しく解説しました。
特に初心者の方でもわかりやすいよう、詳細なサンプルコードを交えて説明を進めてきました。
VHDL非同期設計に関する知識や技術を深めるために、本記事を参考にしていただければ幸いです。
