Verilogにおける条件式の基礎知識と活用10選

●Verilogの条件式とは？
●条件式で使う演算子マスター講座
●複数条件を操る高度なテクニック
●条件式を用いたデータ代入の魔法
●関数と条件式の融合テクニック
●よくあるエラーと対処法
●条件式の応用例
まとめ

●Verilogの条件式とは？

デジタル回路設計では、論理的な判断を行う能力が非常に重要です。

Verilogという言語において、その判断を可能にするのが条件式です。

条件式は、特定の条件が真か偽かを評価し、その結果に基づいて異なる動作を実行できるようにする仕組みです。

回路設計者にとって、条件式は様々な状況に対応するための強力なツールとなります。

例えば、入力信号の値に応じて出力を変更したり、特定のタイミングで動作を切り替えたりするような柔軟な制御が可能になります。

○条件式の定義と重要性

Verilogにおける条件式は、プログラムの流れを制御するための基本的な構造です。

条件式を使用することで、設計者は回路の動作を細かく制御し、複雑な論理を実装することができます。

条件式の重要性は、回路の柔軟性と効率性を高める点にあります。

適切に条件式を使用することで、回路のサイズを小さく抑えつつ、多様な機能を実現することが可能になります。

また、条件式を活用することで、回路の動作を明確に記述でき、他の設計者が理解しやすいコードを作成することができます。

○Verilog文法におけるif文の基本構文と使い方

Verilogにおいて、最も基本的な条件式の形式はif文です。

if文の基本的な構文は次のようになります。

if (条件) begin
    // 条件が真の場合に実行される処理
end
else begin
    // 条件が偽の場合に実行される処理
end

if文は、括弧内の条件が真の場合に最初のブロックの処理を実行し、偽の場合はelseブロックの処理を実行します。

elseブロックは省略可能で、条件が偽の場合に何も実行したくない場合は省略することができます。

複数の条件を扱いたい場合は、else ifを使用することができます。

if (条件1) begin
    // 条件1が真の場合の処理
end
else if (条件2) begin
    // 条件1が偽で条件2が真の場合の処理
end
else begin
    // どの条件も満たさない場合の処理
end

○サンプルコード1：簡単なif文の例

では、実際にif文を使用した簡単な例を見てみましょう。

ここでは、入力信号の値に応じて出力信号を制御する回路の例を紹介します。

module simple_if_example(
    input wire [3:0] in_signal,
    output reg out_signal
);

always @(*) begin
    if (in_signal > 4'b1010) begin
        out_signal = 1'b1;
    end
    else begin
        out_signal = 1'b0;
    end
end

endmodule

このコードでは、4ビットの入力信号in_signalの値が10（2進数で1010）より大きい場合、出力信号out_signalを1にセットします。

そうでない場合は0にセットします。

always @(*)ブロックは、入力信号が変化するたびに実行される組み合わせ回路を表現しています。

このような簡単な条件分岐から、より複雑な論理を構築していくことができます。

条件式を適切に使用することで、回路の動作を細かく制御し、効率的な設計を行うことが可能になります。

●条件式で使う演算子マスター講座

条件式を効果的に使用するためには、様々な演算子を理解し、適切に活用することが重要です。

Verilogには、論理演算子、比較演算子、ビット演算子など、多様な演算子が用意されています。

各演算子の特性を理解し、適切に組み合わせることで、複雑な条件を簡潔に表現することができます。

○サンプルコード2：論理演算子&&と||の使用例

論理演算子は、複数の条件を組み合わせる際に非常に有用です。

&&（論理AND）と||（論理OR）は、最も頻繁に使用される論理演算子です。

ここでは、これら演算子を使用した例を紹介します。

module logical_operators_example(
    input wire [3:0] a, b,
    input wire enable,
    output reg result
);

always @(*) begin
    if ((a > b) && enable) begin
        result = 1'b1;
    end
    else if ((a == 4'b0000) || (b == 4'b1111)) begin
        result = 1'b1;
    end
    else begin
        result = 1'b0;
    end
end

endmodule

このモジュールでは、複数の条件を組み合わせて結果を決定しています。

最初の条件では、aがbより大きく、かつenableが真の場合に結果を1にします。

2つ目の条件では、aが0または(OR)bが15（2進数で1111）の場合に結果を1にします。

○サンプルコード3：比較演算子を用いた条件式

比較演算子は、2つの値の関係を評価するのに使用されます。

主な比較演算子には、==（等しい）、!=（等しくない）、<（より小さい）、>（より大きい）、<=（以下）、>=（以上）があります。

module comparison_operators_example(
    input wire [7:0] temperature,
    output reg [1:0] fan_speed
);

always @(*) begin
    if (temperature >= 8'd30) begin
        fan_speed = 2'b11; // 高速
    end
    else if (temperature >= 8'd20) begin
        fan_speed = 2'b10; // 中速
    end
    else if (temperature >= 8'd10) begin
        fan_speed = 2'b01; // 低速
    end
    else begin
        fan_speed = 2'b00; // 停止
    end
end

endmodule

この例では、温度センサーの値に基づいてファンの速度を制御しています。

温度が30度以上の場合は高速、20度以上30度未満の場合は中速、10度以上20度未満の場合は低速、10度未満の場合は停止というように、比較演算子を使って温度範囲を判定しています。

○サンプルコード4：ビット演算子を使った条件判定

ビット演算子は、個々のビットレベルでの操作を可能にします。

主なビット演算子には、&（ビットワイズAND）、|（ビットワイズOR）、^（ビットワイズXOR）、~（ビット反転）などがあります。

module bitwise_operators_example(
    input wire [7:0] data,
    output reg [1:0] parity
);

always @(*) begin
    if (data[7:4] == 4'b0000) begin
        parity[1] = 1'b0;
    end
    else begin
        parity[1] = 1'b1;
    end

    if (^data[3:0]) begin // XOR reduction
        parity[0] = 1'b1;
    end
    else begin
        parity[0] = 1'b0;
    end
end

endmodule

このモジュールでは、8ビットのデータに対して2種類のパリティチェックを行っています。

最初の条件では、上位4ビットが全て0かどうかをチェックしています。

2つ目の条件では、下位4ビットの排他的論理和（XOR）を計算し、その結果に基づいてパリティビットを設定しています。

○サンプルコード5：三項演算子による簡潔な条件分岐

三項演算子は、条件分岐を非常にコンパクトに表現できる強力なツールです。

特に、シンプルな条件分岐を一行で記述したい場合に重宝します。

三項演算子の基本形は「条件 ? 真の場合の値 : 偽の場合の値」となります。

module ternary_operator_example(
    input wire [7:0] a, b,
    input wire select,
    output wire [7:0] result,
    output wire comparison_result
);

// 基本的な使用例
assign result = select ? a : b;

// より複雑な条件の例
assign comparison_result = (a > b) ? 
                           ((a > 8'd100) ? 1'b1 : 1'b0) : 
                           ((b > 8'd100) ? 1'b1 : 1'b0);

endmodule

このモジュールでは、三項演算子を2つの異なる方法で使用しています。

基本的な使用例 -> selectの値に応じてaまたはbをresultに代入します。この方法は、if-else文を使用するよりも簡潔に条件分岐を表現できます。
より複雑な条件の例 -> ここでは、三項演算子を入れ子にして使用しています。まずaとbを比較し、大きい方が100を超えているかどうかをチェックします。この方法により、複数の条件を組み合わせた複雑な判断を一行で表現できます。

三項演算子のメリットは、コードの簡潔さだけではありません。

適切に使用することで、回路の遅延を最小限に抑えることができる場合があります。

なぜなら、三項演算子は基本的に組み合わせ論理回路として実装されるからです。

ただし、過度に複雑な条件を三項演算子で表現すると、かえって可読性が低下する可能性があります。

そのため、複雑な条件分岐を行う場合は、通常のif-else文やcase文の使用を検討するのが賢明です。

三項演算子は、特に信号の選択や簡単な算術演算の条件付き実行などに適しています。

例えば、次のような使用例が考えられます。

// 絶対値の計算
assign abs_value = (a[7] == 1'b1) ? -a : a;

// 最大値の選択
assign max_value = (a > b) ? a : b;

// 条件付きインクリメント
assign next_count = (count == 8'd255) ? 8'd0 : count + 8'd1;

例から分かるように、三項演算子は様々な状況で有用です。

適切に使用することで、コードの可読性を維持しつつ、効率的な回路設計が可能になります。

Verilogプログラミングにおいて、三項演算子の使い方を習得することは、より洗練されたコードを書くための重要なスキルの一つと言えるでしょう。

●複数条件を操る高度なテクニック

Verilogの条件式を使いこなすには、単純な条件分岐だけでなく、複数の条件を組み合わせた高度なテクニックも習得する必要があります。

複雑な論理回路を設計する際、多様な条件を効率的に処理することが求められます。

ここでは、ネストされたif-else文、case文、状態機械、priority encodeといった高度なテクニックを紹介します。

○サンプルコード6：ネストされたif-else文の実装

ネストされたif-else文は、複数の条件を階層的に評価する際に使用されます。

条件の組み合わせが複雑になる場合、ネストを活用することで論理構造を明確に表現できます。

module nested_if_example(
    input wire [3:0] a, b,
    input wire enable,
    output reg [1:0] result
);

always @(*) begin
    if (enable) begin
        if (a > b) begin
            result = 2'b11; // aがbより大きい場合
        end
        else if (a < b) begin
            result = 2'b01; // aがbより小さい場合
        end
        else begin
            result = 2'b10; // aとbが等しい場合
        end
    end
    else begin
        result = 2'b00; // enableがfalseの場合
    end
end

endmodule

このサンプルコードでは、まずenableの状態を確認し、trueの場合にのみ内部のif-else文が評価されます。aとbの大小関係に応じて異なる結果が出力されます。

ネストされたif-else文を使用することで、条件の優先順位を明確に表すことができます。

○サンプルコード7：case文を使った効率的な条件分岐

case文は、多数の条件分岐を扱う際に非常に便利です。

if-else文の連続よりも可読性が高く、コンパイラによっては最適化もしやすいという利点があります。

module case_statement_example(
    input wire [2:0] opcode,
    input wire [7:0] a, b,
    output reg [7:0] result
);

always @(*) begin
    case(opcode)
        3'b000: result = a + b;        // 加算
        3'b001: result = a - b;        // 減算
        3'b010: result = a & b;        // ビットごとのAND
        3'b011: result = a | b;        // ビットごとのOR
        3'b100: result = a ^ b;        // ビットごとのXOR
        3'b101: result = ~a;           // ビット反転
        3'b110: result = a << 1;       // 左シフト
        3'b111: result = a >> 1;       // 右シフト
        default: result = 8'b0;        // デフォルト値
    endcase
end

endmodule

このモジュールは、3ビットのopcodeに基づいて異なる演算を実行します。

case文を使用することで、各opcodeに対応する処理を簡潔に記述できます。

defaultケースを設けることで、予期しないopcodeに対する動作も定義できます。

○サンプルコード8：複数条件を用いた状態機械の設計

状態機械（Finite State Machine、FSM）は、複数の状態と状態遷移を持つシステムを表現するのに適しています。

条件式を使って状態遷移の論理を記述することで、複雑な動作を制御できます。

module traffic_light_fsm(
    input wire clk, reset,
    output reg [1:0] light // 00: 赤, 01: 黄, 10: 青
);

// 状態の定義
localparam RED = 2'b00, YELLOW = 2'b01, GREEN = 2'b10;

reg [1:0] state, next_state;
reg [3:0] counter;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        state <= RED;
        counter <= 4'd0;
    end
    else begin
        state <= next_state;
        counter <= (state != next_state) ? 4'd0 : counter + 1;
    end
end

always @(*) begin
    case(state)
        RED: begin
            light = RED;
            next_state = (counter == 4'd9) ? GREEN : RED;
        end
        YELLOW: begin
            light = YELLOW;
            next_state = (counter == 4'd4) ? RED : YELLOW;
        end
        GREEN: begin
            light = GREEN;
            next_state = (counter == 4'd9) ? YELLOW : GREEN;
        end
        default: begin
            light = RED;
            next_state = RED;
        end
    endcase
end

endmodule

この状態機械は、信号機の動作を模擬しています。

赤、黄、青の3つの状態を持ち、それぞれの状態で一定時間経過後に次の状態に遷移します。

条件式を使用して状態遷移のタイミングを制御しています。

○サンプルコード9：priority encodeの実装例

priority encodeは、複数の入力信号のうち最も優先度の高い信号を選択する回路です。

条件式を巧みに使用することで、優先順位付きの信号選択を実現できます。

module priority_encoder(
    input wire [7:0] requests,
    output reg [2:0] grant,
    output reg valid
);

always @(*) begin
    if (requests[7]) begin
        grant = 3'd7;
        valid = 1'b1;
    end
    else if (requests[6]) begin
        grant = 3'd6;
        valid = 1'b1;
    end
    else if (requests[5]) begin
        grant = 3'd5;
        valid = 1'b1;
    end
    else if (requests[4]) begin
        grant = 3'd4;
        valid = 1'b1;
    end
    else if (requests[3]) begin
        grant = 3'd3;
        valid = 1'b1;
    end
    else if (requests[2]) begin
        grant = 3'd2;
        valid = 1'b1;
    end
    else if (requests[1]) begin
        grant = 3'd1;
        valid = 1'b1;
    end
    else if (requests[0]) begin
        grant = 3'd0;
        valid = 1'b1;
    end
    else begin
        grant = 3'd0;
        valid = 1'b0;
    end
end

endmodule

このpriority encoderは、8ビットの入力信号requestsを受け取り、最も優先度の高い（最上位の）アクティブなビットの位置をgrantとして出力します。

また、有効な要求がある場合はvalidを1にセットします。if-else文の連鎖を使用することで、自然な形で優先順位を表現しています。

●条件式を用いたデータ代入の魔法

条件式は、データの代入操作を制御する上でも非常に重要な役割を果たします。

Verilogでは、条件に応じて異なる値を変数に代入することができ、これにより柔軟で効率的な回路設計が可能になります。

ここでは、assign文による条件付き代入、ブロッキング代入とノンブロッキング代入の比較、そして複雑な条件下でのデータ選択について探ります。

○サンプルコード10：assign文による条件付き代入

assign文は、組み合わせ回路を記述する際によく使用されます。

条件演算子（?:）と組み合わせることで、条件付きの代入を簡潔に表現できます。

module conditional_assign(
    input wire [7:0] a, b,
    input wire select,
    output wire [7:0] result
);

assign result = select ? a : b;

endmodule

このモジュールは、selectの値に応じてaまたはbをresultに代入します。

selectが1の場合はa、0の場合はbが選択されます。

assign文を使用することで、always文を使わずに簡潔に条件付き代入を表現できます。

○サンプルコード11：ブロッキング代入とノンブロッキング代入の比較

Verilogには、ブロッキング代入（=）とノンブロッキング代入（<=）という2種類の代入方法があります。

この違いを理解し、適切に使い分けることが重要です。

module blocking_vs_nonblocking(
    input wire clk,
    input wire reset,
    input wire [3:0] data_in,
    output reg [3:0] data_out_blocking,
    output reg [3:0] data_out_nonblocking
);

reg [3:0] temp_blocking, temp_nonblocking;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        temp_blocking = 4'b0;
        data_out_blocking = 4'b0;
        temp_nonblocking <= 4'b0;
        data_out_nonblocking <= 4'b0;
    end
    else begin
        // ブロッキング代入
        temp_blocking = data_in;
        data_out_blocking = temp_blocking;

        // ノンブロッキング代入
        temp_nonblocking <= data_in;
        data_out_nonblocking <= temp_nonblocking;
    end
end

endmodule

このモジュールは、ブロッキング代入とノンブロッキング代入の動作の違いを表しています。

ブロッキング代入では、代入が順次実行されるため、data_out_blockingは即座にdata_inの値を反映します。

一方、ノンブロッキング代入では、全ての代入が並列的に評価されるため、data_out_nonblockingは1クロック遅れてdata_inの値を反映します。

○サンプルコード12：複雑な条件下でのデータ選択

複雑な条件下でのデータ選択は、多くの実際の回路設計で必要となります。

条件式を組み合わせることで、複数の入力から適切なデータを選択できます。

module complex_data_selector(
    input wire [7:0] data_a, data_b, data_c, data_d,
    input wire [1:0] mode,
    input wire enable,
    output reg [7:0] result
);

always @(*) begin
    if (enable) begin
        case(mode)
            2'b00: result = (data_a > data_b) ? data_a : data_b;
            2'b01: result = (data_c < data_d) ? data_c : data_d;
            2'b10: result = (data_a + data_b > data_c + data_d) ? data_a + data_b : data_c + data_d;
            2'b11: result = (data_a ^ data_b) | (data_c & data_d);
            default: result = 8'b0;
        endcase
    end
    else begin
        result = 8'b0;
    end
end

endmodule

このモジュールは、enableがアクティブの場合、modeに応じて異なるデータ選択操作を実行します。

条件式と演算を組み合わせることで、複雑なデータ選択ロジックを実現しています。

例えば、mode 2’b00では2つの入力の大きい方を選択し、mode 2’b10では2組の入力の和を比較して大きい方を選択します。

●関数と条件式の融合テクニック

Verilogにおいて、関数と条件式を組み合わせることで、より柔軟で再利用可能なコードを作成できます。

関数は特定の処理をカプセル化し、条件式と組み合わせることで複雑な論理を簡潔に表現できます。

ここでは、条件処理を行う関数の定義と使用、パラメータ化された条件式の実装、そして再帰的な条件処理を行う関数について詳しく見ていきます。

○サンプルコード13：条件処理を行う関数の定義と使用

関数内で条件処理を行うことで、複雑な論理を一箇所にまとめ、コードの可読性と再利用性を高めることができます。

module function_with_condition(
    input wire [7:0] a, b,
    input wire operation_select,
    output wire [7:0] result
);

function [7:0] conditional_operation;
    input [7:0] x, y;
    input select;
    begin
        if (select == 1'b0) begin
            conditional_operation = x + y;
        end else begin
            conditional_operation = x - y;
        end
    end
endfunction

assign result = conditional_operation(a, b, operation_select);

endmodule

このモジュールでは、conditional_operationという関数を定義しています。

関数内で条件分岐を行い、operation_selectの値に応じて加算または減算を実行します。

関数を使用することで、メインのモジュール記述がシンプルになり、条件処理のロジックを一箇所に集約できます。

関数を使用する利点は、コードの再利用性が高まることです。

同じ条件処理を複数の場所で使用する場合、関数を定義することでコードの重複を避けられます。

また、条件処理のロジックを変更する際も、関数の定義を修正するだけで済むため、保守性が向上します。

○サンプルコード14：パラメータ化された条件式の実装

パラメータを使用することで、より汎用的な条件式を実装できます。

パラメータ化された条件式を使うと、同じモジュールを異なる条件で再利用できるようになります。

module parameterized_condition #(
    parameter THRESHOLD = 8'd100
)(
    input wire [7:0] data_in,
    output reg [1:0] data_out
);

function [1:0] classify_data;
    input [7:0] data;
    begin
        if (data < THRESHOLD / 2) begin
            classify_data = 2'b00;
        end else if (data < THRESHOLD) begin
            classify_data = 2'b01;
        end else if (data < THRESHOLD * 3 / 2) begin
            classify_data = 2'b10;
        end else begin
            classify_data = 2'b11;
        end
    end
endfunction

always @(*) begin
    data_out = classify_data(data_in);
end

endmodule

このモジュールでは、THRESHOLDというパラメータを定義し、それを基準にデータを分類しています。

classify_data関数内で、パラメータ化された条件式を使用してデータを4つのカテゴリーに分類しています。

パラメータ化された条件式のメリットは、モジュールの再利用性が高まることです。

例えば、異なるしきい値を持つ複数のデータ分類器が必要な場合、同じモジュールを異なるパラメータで複数回インスタンス化できます。

parameterized_condition #(.THRESHOLD(8'd50)) low_threshold_classifier (
    .data_in(data_source_1),
    .data_out(result_1)
);

parameterized_condition #(.THRESHOLD(8'd150)) high_threshold_classifier (
    .data_in(data_source_2),
    .data_out(result_2)
);

○サンプルコード15：再帰的な条件処理を行う関数

再帰的な条件処理は、複雑な演算や繰り返し処理を簡潔に表現するのに適しています。

ただし、Verilogでは合成可能な再帰関数には制限があるため、注意が必要です。

module recursive_factorial(
    input wire [3:0] n,
    output wire [31:0] result
);

function [31:0] factorial;
    input [3:0] x;
    begin
        if (x <= 4'd1) begin
            factorial = 32'd1;
        end else begin
            factorial = x * factorial(x - 4'd1);
        end
    end
endfunction

assign result = factorial(n);

endmodule

このモジュールでは、階乗を計算する再帰関数を実装しています。

factorial関数は、入力が1以下の場合は1を返し、それ以外の場合は再帰的に自身を呼び出して計算を行います。

再帰関数を使用する利点は、複雑なアルゴリズムを簡潔に表現できることです。

ただし、Verilogの再帰関数は合成時に展開される必要があるため、入力の範囲が限定されている必要があります。

また、過度に深い再帰は避けるべきです。

●よくあるエラーと対処法

Verilogで条件式を使用する際、エラーが発生することがあります。

ここでは、よく遭遇するエラーとその対処法について説明します。

○括弧の不一致によるシンタックスエラー

括弧の不一致は、条件式を記述する際によく発生するエラーです。

特に、複雑な条件式や入れ子になった条件式で起こりやすくなっています。

誤った例

if (a > b && (c < d || e > f) begin
    // 処理
end

正しい例

if ((a > b) && (c < d || e > f)) begin
    // 処理
end

対処法としては、条件式を書く際に慎重に括弧を配置し、エディタの自動インデント機能や括弧の強調表示機能を活用することが挙げられます。

また、複雑な条件式は複数の単純な条件に分割することで、エラーを減らし可読性を向上させることができます。

○条件式の評価順序の誤り

条件式の評価順序を誤解すると、予期せぬ動作を引き起こす可能性があります。

Verilogでは、論理演算子 && と || は左から右へ評価されます。

誤った例

if (a || b && c) begin
    // 処理
end

正しい例

if ((a || b) && c) begin
    // 処理
end

対処法としては、意図した評価順序を明確にするために括弧を使用することが重要です。

また、複雑な条件式は、中間結果を一時変数に格納することで、順序を明確にし、可読性を向上させることができます。

○ブロッキング代入とノンブロッキング代入の混在問題

条件式内でブロッキング代入(=)とノンブロッキング代入(<=)を混在させると、予期せぬ動作やシミュレーションと合成結果の不一致を引き起こす可能性があります。

誤った例

always @(posedge clk) begin
    if (condition) begin
        a = b;
        c <= d;
    end
end

正しい例

always @(posedge clk) begin
    if (condition) begin
        a <= b;
        c <= d;
    end
end

対処法としては、シーケンシャル回路ではノンブロッキング代入を使用し、組み合わせ回路ではブロッキング代入を使用するという一貫したルールを守ることが重要です。

また、一つのalwaysブロック内では、どちらか一方の代入方法のみを使用するようにします。

●条件式の応用例

Verilogにおける条件式の理解を深めたところで、実際の回路設計でどのように活用できるか、具体的な応用例を見ていきましょう。

条件式は、カウンタ、状態機械、バスアービトレーション、クロックゲーティングなど、様々な場面で威力を発揮します。各応用例を通じて、条件式の実践的な使い方を学びましょう。

○サンプルコード16：条件式を用いたカウンタの実装

カウンタは、デジタル回路設計において非常に頻繁に使用される基本的な要素です。

条件式を使用することで、特定の値でリセットされたり、特定の条件で動作を変更したりするカウンタを簡単に実装できます。

module conditional_counter(
    input wire clk,
    input wire reset,
    input wire enable,
    output reg [3:0] count
);

always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 4'b0000;
    end else if (enable) begin
        if (count == 4'b1111) begin
            count <= 4'b0000;
        end else begin
            count <= count + 1'b1;
        end
    end
end

endmodule

このカウンタは、resetが1の場合にカウントを0にリセットし、enableが1の場合にのみカウントアップします。

また、カウントが最大値（1111）に達した場合、次のクロックで0に戻ります。

条件式を使用することで、カウンタの動作を柔軟に制御できます。

○サンプルコード17：条件分岐によるFSMの状態遷移

有限状態機械（FSM）は、条件式の活用が特に効果的な場面です。

FSMの状態遷移ロジックを条件式で表現することで、複雑な動作を明確かつ効率的に記述できます。

module traffic_light_fsm(
    input wire clk,
    input wire reset,
    output reg [1:0] light
);

// 状態の定義
localparam RED = 2'b00, YELLOW = 2'b01, GREEN = 2'b10;

reg [1:0] state, next_state;
reg [3:0] timer;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        state <= RED;
        timer <= 4'd0;
    end else begin
        state <= next_state;
        timer <= (state != next_state) ? 4'd0 : (timer + 4'd1);
    end
end

always @(*) begin
    case (state)
        RED: begin
            light = RED;
            next_state = (timer == 4'd9) ? GREEN : RED;
        end
        YELLOW: begin
            light = YELLOW;
            next_state = (timer == 4'd4) ? RED : YELLOW;
        end
        GREEN: begin
            light = GREEN;
            next_state = (timer == 4'd9) ? YELLOW : GREEN;
        end
        default: begin
            light = RED;
            next_state = RED;
        end
    endcase
end

endmodule

この信号機のFSMでは、条件式を使用して状態遷移のタイミングを制御しています。

各状態で一定時間経過後に次の状態に移行する動作を、条件式を用いて簡潔に表現しています。

○サンプルコード18：条件式を使ったバスアービトレーション

バスアービトレーションは、複数のデバイスが共有バスを使用する際に、アクセス権を制御する重要な機能です。

条件式を使用することで、優先順位に基づいたアービトレーションロジックを効率的に実装できます。

module bus_arbiter(
    input wire clk,
    input wire reset,
    input wire [3:0] request,
    output reg [3:0] grant
);

always @(posedge clk or posedge reset) begin
    if (reset) begin
        grant <= 4'b0000;
    end else begin
        if (request[3]) begin
            grant <= 4'b1000;
        end else if (request[2]) begin
            grant <= 4'b0100;
        end else if (request[1]) begin
            grant <= 4'b0010;
        end else if (request[0]) begin
            grant <= 4'b0001;
        end else begin
            grant <= 4'b0000;
        end
    end
end

endmodule

このバスアービターは、4つのデバイスからのリクエストを受け付け、優先順位の高いデバイスにバスの使用権（grant）を与えます。

条件式を使用することで、優先順位ロジックを明確に表現しています。

○サンプルコード19：条件付きクロックゲーティングの実装

クロックゲーティングは、動作が不要な回路ブロックへのクロック供給を停止することで、消費電力を削減する技術です。

条件式を使用することで、特定の条件下でのみクロックを供給する回路を簡単に実装できます。

module clock_gating(
    input wire clk_in,
    input wire enable,
    input wire [7:0] data_in,
    output reg [7:0] data_out
);

wire gated_clk;

// クロックゲーティングセル
assign gated_clk = clk_in & enable;

always @(posedge gated_clk) begin
    if (data_in != data_out) begin
        data_out <= data_in;
    end
end

endmodule

このモジュールでは、enableシグナルが1の場合にのみクロックが供給されます。

さらに、data_inに変化があった場合のみdata_outが更新されるため、不要なスイッチングを抑制し、消費電力を削減できます。