VHDLのselect文で条件を整理する手法と活用14選

●VHDLのselect文とは？
●select文による効果的な条件設定
●VHDLのcase文との連携
●セレクタによるデータ選択テクニック
●複数行の処理と実行方法
●よくあるエラーと対処法
●select文の応用例
まとめ

●VHDLのselect文とは？

初めてVHDLに触れる方々にとって、select文は非常に重要な概念です。

VHDLのselect文は、デジタル回路設計において条件分岐を実現する強力な道具です。

電子工学を学ぶ学生の皆さんは、プログラミング言語でif-else文を使った経験があるかもしれません。

VHDLのselect文も同様の役割を果たしますが、ハードウェア設計に特化した独自の特徴を持っています。

○select文の基本構造と文法

select文の基本構造を理解することは、VHDLマスターへの第一歩です。

ここでは、select文の基本的な構文を紹介します。

with 選択式 select
    信号 <= 値1 when 条件1,
            値2 when 条件2,
            値3 when 条件3,
            値4 when others;

この構文では、「選択式」に基づいて異なる値が信号に割り当てられます。

条件に一致する場合、対応する値が選択されます。

「others」は、どの条件にも一致しない場合のデフォルト値を指定します。

○ハードウェア設計におけるselect文の重要性

ハードウェア設計においてselect文が重要な理由は複数あります。

まず、select文を使用すると、複雑な条件分岐を簡潔に表現できます。

回路の動作を明確に定義し、設計意図を他のエンジニアに伝えやすくなります。

また、select文はハードウェアに直接マッピングされやすい構造を持っています。

論理合成ツールがselect文を効率的な回路に変換できるため、高性能な設計が可能になります。

さらに、select文を使用すると、並列処理を自然に表現できます。

VHDLは本質的に並列言語であり、select文はこの特性を活かした設計を可能にします。

○case文との違いを理解する

VHDLには、select文に似た機能を持つcase文も存在します。

両者の違いを理解することは、適切な状況で適切な文を選択するために重要です。

select文は単一の式に基づいて選択を行いますが、case文はより複雑な条件分岐が可能です。

select文は並列的な動作を表現しやすく、case文は逐次的な処理に適しています。

select文は信号代入文の中でのみ使用できますが、case文はプロセス文の中で使用されます。

select文は簡潔な記述が可能ですが、case文はより詳細な制御が可能です。

○サンプルコード1：基本的なselect文の使用例

基本的なselect文の使用例を見てみましょう。

ここでは、2ビットの入力に基づいて4つの異なる出力を選択する回路を紹介します。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity mux_4to1 is
    Port ( sel : in  STD_LOGIC_VECTOR (1 downto 0);
           output : out STD_LOGIC_VECTOR (3 downto 0));
end mux_4to1;

architecture Behavioral of mux_4to1 is
begin
    with sel select
        output <= "0001" when "00",
                  "0010" when "01",
                  "0100" when "10",
                  "1000" when others;
end Behavioral;

このコードでは、2ビットの選択信号「sel」に基づいて、4ビットの出力「output」が決定されます。

例えば、selが”00″の場合、outputは”0001″になります。

select文を使用することで、複数の条件を一目で把握できる簡潔なコードになっています。

このような明確な構造は、回路の動作を理解しやすくし、デバッグも容易になります。

●select文による効果的な条件設定

select文の基本を理解したところで、より効果的な条件設定方法を探求しましょう。

適切な条件設定は、回路の正確性と効率性を大きく左右します。

○with節の使い方

with節は、select文の選択基準となる式を指定します。

この式の結果に基づいて、どの条件が選択されるかが決まります。

with節の使い方を工夫することで、柔軟な条件分岐が可能になります。

例えば、単純な信号だけでなく、複数の信号を組み合わせた式も使用できます。

with (a & b) select  -- a と b を連結
    output <= "00" when "00",
              "01" when "01",
              "10" when "10",
              "11" when others;

この例では、2つの1ビット信号aとbを連結して2ビットの選択式を作成しています。

&演算子を使用して信号を連結することで、より複雑な条件を簡潔に表現できます。

○複雑な選択条件の設定方法

select文で複雑な選択条件を設定する方法はいくつかあります。

一つの方法は、複数の条件を「|」（論理OR）演算子で組み合わせることです。

with control select
    result <= a when "00" | "01" | "10",
              b when others;

この例では、controlが”00″、”01″、”10″のいずれかの場合にaが選択され、それ以外の場合にbが選択されます。

別の方法として、範囲を使用した条件設定も可能です。

with unsigned(addr) select
    data <= mem_0 when 0 to 255,
            mem_1 when 256 to 511,
            mem_2 when 512 to 767,
            mem_3 when others;

この例では、アドレス範囲に基づいて異なるメモリ領域が選択されます。

unsignedを使用することで、アドレスを数値として扱い、範囲指定が可能になります。

○サンプルコード2：複数条件を組み合わせたselect文

複数の条件を組み合わせたselect文の実践的な例を見てみましょう。

ここでは、温度センサーの値に基づいてファンの速度を制御する回路を紹介します。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity fan_control is
    Port ( temperature : in  STD_LOGIC_VECTOR (7 downto 0);
           fan_speed : out STD_LOGIC_VECTOR (1 downto 0));
end fan_control;

architecture Behavioral of fan_control is
    signal temp : unsigned(7 downto 0);
begin
    temp <= unsigned(temperature);

    with temp select
        fan_speed <= "00" when 0 to 20,      -- 停止
                     "01" when 21 to 50,     -- 低速
                     "10" when 51 to 80,     -- 中速
                     "11" when others;       -- 高速
end Behavioral;

このコードでは、8ビットの温度データに基づいて、2ビットのファン速度制御信号を生成しています。

温度が0〜20の範囲ではファンは停止し、21〜50では低速、51〜80では中速、81以上では高速で動作します。

複数の条件を組み合わせることで、柔軟できめ細かな制御が可能になります。

温度センサーの特性や設計要件に応じて、条件の範囲を調整することも容易です。

●VHDLのcase文との連携

VHDLにおいて、select文とcase文は両輪の輪のように相互補完的な役割を果たします。

どちらも条件分岐を実現するための構文ですが、使用場面や特性が異なります。

両者の特徴を理解し、適切に使い分けることで、より柔軟で効率的な回路設計が可能となります。

○case文の基本構文と使用法

case文は、select文よりも柔軟な条件分岐を可能にする構文です。

基本的な構造は次のようになります。

case 式 is
    when 条件1 => 
        -- 処理1
    when 条件2 => 
        -- 処理2
    when 条件3 => 
        -- 処理3
    when others => 
        -- それ以外の場合の処理
end case;

case文の特徴として、複数の文を実行できる点が挙げられます。

select文が単一の式による代入に限定されるのに対し、case文では複数の処理を記述できます。

また、case文はプロセス文の中で使用されます。

プロセス文はVHDLの重要な構成要素で、順序回路の記述に適しています。

つまり、case文は状態遷移や複雑な順序制御を表現するのに適しています。

○サンプルコード3：select文とcase文の組み合わせ

select文とcase文を組み合わせることで、より複雑な制御を実現できます。

ここでは、モード選択とデータ処理を組み合わせた例を紹介します。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity data_processor is
    Port ( mode : in  STD_LOGIC_VECTOR (1 downto 0);
           data_in : in  STD_LOGIC_VECTOR (7 downto 0);
           clock : in  STD_LOGIC;
           data_out : out STD_LOGIC_VECTOR (7 downto 0));
end data_processor;

architecture Behavioral of data_processor is
    signal processed_data : STD_LOGIC_VECTOR (7 downto 0);
begin
    process(clock)
    begin
        if rising_edge(clock) then
            case mode is
                when "00" => 
                    processed_data <= data_in;  -- パススルー
                when "01" => 
                    processed_data <= std_logic_vector(unsigned(data_in) + 1);  -- インクリメント
                when "10" => 
                    processed_data <= std_logic_vector(unsigned(data_in) - 1);  -- デクリメント
                when others => 
                    processed_data <= (others => '0');  -- リセット
            end case;
        end if;
    end process;

    with mode select
        data_out <= processed_data when "00" | "01" | "10",
                    X"FF" when others;  -- エラー状態を示す

end Behavioral;

このコードでは、case文を使って入力データの処理モードを選択し、select文を使って出力データを制御しています。

case文によって複雑な処理を行い、select文で最終的な出力を決定するという組み合わせは、多くの実践的な設計で有用です。

○サンプルコード4：else句を使った例外処理

case文では、「when others =>」を使って例外処理を行います。

一方、select文では「when others」が必須です。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity error_handler is
    Port ( data : in  STD_LOGIC_VECTOR (7 downto 0);
           error_type : out STD_LOGIC_VECTOR (1 downto 0);
           error_flag : out STD_LOGIC);
end error_handler;

architecture Behavioral of error_handler is
    signal error_code : STD_LOGIC_VECTOR (1 downto 0);
begin
    process(data)
    begin
        case to_integer(unsigned(data)) is
            when 0 to 100 => 
                error_code <= "00";  -- 正常範囲
            when 101 to 200 => 
                error_code <= "01";  -- 警告範囲
            when 201 to 255 => 
                error_code <= "10";  -- エラー範囲
            when others => 
                error_code <= "11";  -- 未定義範囲（理論上は発生しない）
        end case;
    end process;

    with error_code select
        error_flag <= '0' when "00",
                      '1' when others;

    error_type <= error_code;

end Behavioral;

この例では、case文で入力データの範囲を判定し、エラーコードを生成しています。

select文では、エラーコードに基づいてエラーフラグを設定しています。

「when others」を使うことで、予期しない状況にも対応できる堅牢な設計となっています。

●セレクタによるデータ選択テクニック

VHDLのselect文におけるセレクタは、データ選択の要となる部分です。

適切なセレクタの使用は、効率的で柔軟な回路設計につながります。

ここでは、セレクタを活用したデータ選択テクニックを探求します。

○サンプルコード5：信号の制御と接続

セレクタを使って複数の信号を制御し、適切に接続する例を見てみましょう。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity multiplexer_4to1 is
    Port ( input0 : in  STD_LOGIC_VECTOR (7 downto 0);
           input1 : in  STD_LOGIC_VECTOR (7 downto 0);
           input2 : in  STD_LOGIC_VECTOR (7 downto 0);
           input3 : in  STD_LOGIC_VECTOR (7 downto 0);
           sel : in  STD_LOGIC_VECTOR (1 downto 0);
           output : out STD_LOGIC_VECTOR (7 downto 0));
end multiplexer_4to1;

architecture Behavioral of multiplexer_4to1 is
begin
    with sel select
        output <= input0 when "00",
                  input1 when "01",
                  input2 when "10",
                  input3 when others;
end Behavioral;

この例では、2ビットのセレクタ信号「sel」を使って4つの8ビット入力から1つを選択しています。

select文の簡潔さが、複雑な選択ロジックを明確に表現しています。

○サンプルコード6：テストベンチでの実行例

セレクタの動作を確認するためのテストベンチを作成しましょう。

テストベンチは、設計した回路の動作を検証するために不可欠です。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity multiplexer_4to1_tb is
end multiplexer_4to1_tb;

architecture Behavioral of multiplexer_4to1_tb is
    component multiplexer_4to1
        Port ( input0 : in  STD_LOGIC_VECTOR (7 downto 0);
               input1 : in  STD_LOGIC_VECTOR (7 downto 0);
               input2 : in  STD_LOGIC_VECTOR (7 downto 0);
               input3 : in  STD_LOGIC_VECTOR (7 downto 0);
               sel : in  STD_LOGIC_VECTOR (1 downto 0);
               output : out STD_LOGIC_VECTOR (7 downto 0));
    end component;

    signal input0, input1, input2, input3, output : STD_LOGIC_VECTOR (7 downto 0);
    signal sel : STD_LOGIC_VECTOR (1 downto 0);

begin
    uut: multiplexer_4to1 port map (
        input0 => input0,
        input1 => input1,
        input2 => input2,
        input3 => input3,
        sel => sel,
        output => output
    );

    stim_proc: process
    begin
        input0 <= X"AA";
        input1 <= X"BB";
        input2 <= X"CC";
        input3 <= X"DD";

        sel <= "00";
        wait for 10 ns;
        assert output = X"AA" report "Test failed for sel = 00" severity error;

        sel <= "01";
        wait for 10 ns;
        assert output = X"BB" report "Test failed for sel = 01" severity error;

        sel <= "10";
        wait for 10 ns;
        assert output = X"CC" report "Test failed for sel = 10" severity error;

        sel <= "11";
        wait for 10 ns;
        assert output = X"DD" report "Test failed for sel = 11" severity error;

        wait;
    end process;

end Behavioral;

このテストベンチでは、マルチプレクサの全ての選択パターンをテストしています。

各テストケースで、期待される出力と実際の出力を比較し、エラーがあれば報告します。

○サンプルコード7：シミュレーションでの注意点

シミュレーション時には、タイミングや信号の安定性に注意が必要です。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity edge_detector is
    Port ( clk : in  STD_LOGIC;
           reset : in  STD_LOGIC;
           input : in  STD_LOGIC;
           rising_edge_detected : out STD_LOGIC;
           falling_edge_detected : out STD_LOGIC);
end edge_detector;

architecture Behavioral of edge_detector is
    signal input_delay : STD_LOGIC;
begin
    process(clk, reset)
    begin
        if reset = '1' then
            input_delay <= '0';
            rising_edge_detected <= '0';
            falling_edge_detected <= '0';
        elsif rising_edge(clk) then
            input_delay <= input;

            with (input & input_delay) select
                rising_edge_detected <= '1' when "10",
                                        '0' when others;

            with (input & input_delay) select
                falling_edge_detected <= '1' when "01",
                                         '0' when others;
        end if;
    end process;
end Behavioral;

このコードでは、入力信号の現在値と1クロック前の値を比較して、立ち上がりエッジと立ち下がりエッジを検出しています。

シミュレーション時は、クロックの周期やリセット信号のタイミングに注意が必要です。

また、入力信号の変化がクロックエッジに近い場合、メタステーブル状態が発生する可能性があります。

実際の回路では、必要に応じてデバウンス回路を追加するなどの対策が求められます。

●複数行の処理と実行方法

VHDLのselect文は、単一行の処理だけでなく、複数行にわたる複雑な処理にも対応できます。

この柔軟性により、より高度で効率的な回路設計が可能になります。

複数行の処理を適切に実行することで、回路の機能性と可読性が向上します。

○サンプルコード8：複数条件を使った高度な例

複数の条件を組み合わせたselect文の使用例を見てみましょう。

ここでは、温度と湿度に基づいて空調システムを制御する回路の例を紹介します。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity climate_control is
    Port ( temperature : in  STD_LOGIC_VECTOR (7 downto 0);
           humidity : in  STD_LOGIC_VECTOR (7 downto 0);
           fan_speed : out STD_LOGIC_VECTOR (1 downto 0);
           ac_power : out STD_LOGIC);
end climate_control;

architecture Behavioral of climate_control is
    signal climate_condition : STD_LOGIC_VECTOR (1 downto 0);
begin
    climate_condition <= temperature(7 downto 6) & humidity(7 downto 6);

    with climate_condition select
        fan_speed <= "00" when "0000" | "0001" | "0100", -- 低温低湿または低温中湿
                     "01" when "0010" | "0011" | "0101", -- 低温高湿または中温低湿
                     "10" when "0110" | "0111" | "1000" | "1001", -- 中温中湿または中温高湿
                     "11" when others; -- 高温

    with climate_condition select
        ac_power <= '0' when "0000" | "0001" | "0010" | "0100", -- 低温低湿または低温中湿または中温低湿
                    '1' when others; -- それ以外

end Behavioral;

この例では、温度と湿度の上位2ビットを組み合わせて気候条件を判断し、ファン速度とエアコンの電源を制御しています。

複数の条件を1つのselect文で扱うことで、複雑な制御ロジックを簡潔に表現しています。

○サンプルコード9：条件分岐の最適化手法

条件分岐を最適化することで、回路の性能を向上させることができます。

ここでは、優先順位付きのエンコーダの例を紹介します。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity priority_encoder is
    Port ( input : in  STD_LOGIC_VECTOR (7 downto 0);
           output : out STD_LOGIC_VECTOR (2 downto 0);
           valid : out STD_LOGIC);
end priority_encoder;

architecture Behavioral of priority_encoder is
    signal encoded : STD_LOGIC_VECTOR (2 downto 0);
begin
    process(input)
    begin
        if input(7) = '1' then
            encoded <= "111";
        elsif input(6) = '1' then
            encoded <= "110";
        elsif input(5) = '1' then
            encoded <= "101";
        elsif input(4) = '1' then
            encoded <= "100";
        elsif input(3) = '1' then
            encoded <= "011";
        elsif input(2) = '1' then
            encoded <= "010";
        elsif input(1) = '1' then
            encoded <= "001";
        else
            encoded <= "000";
        end if;
    end process;

    with input select
        valid <= '0' when "00000000",
                 '1' when others;

    output <= encoded;

end Behavioral;

この例では、プロセス文で優先順位に基づいてエンコードを行い、select文で入力の有効性を判断しています。

プロセス文とselect文を組み合わせることで、効率的な回路設計が実現できます。

○サンプルコード10：演算子を活用したselect文

select文内で演算子を活用することで、より柔軟な条件設定が可能になります。

2進数を7セグメントディスプレイに変換する回路の例を見てみましょう。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity binary_to_7segment is
    Port ( binary_in : in  STD_LOGIC_VECTOR (3 downto 0);
           segment_out : out STD_LOGIC_VECTOR (6 downto 0));
end binary_to_7segment;

architecture Behavioral of binary_to_7segment is
begin
    with to_integer(unsigned(binary_in)) select
        segment_out <= "1111110" when 0,
                       "0110000" when 1,
                       "1101101" when 2,
                       "1111001" when 3,
                       "0110011" when 4,
                       "1011011" when 5,
                       "1011111" when 6,
                       "1110000" when 7,
                       "1111111" when 8,
                       "1111011" when 9,
                       "1110111" when 10,
                       "0011111" when 11,
                       "1001110" when 12,
                       "0111101" when 13,
                       "1001111" when 14,
                       "1000111" when 15;
end Behavioral;

この例では、to_integer関数とunsigned型変換を使用して、4ビットの2進数入力を整数に変換し、対応する7セグメント表示パターンを選択しています。

演算子を活用することで、複雑な変換ロジックを簡潔に表現できます。

●よくあるエラーと対処法

VHDLプログラミングにおいて、エラーは避けられない現実です。

しかし、よくあるエラーを理解し、適切な対処法を知ることで、デバッグ時間を大幅に削減できます。

ここでは、VHDLのselect文に関連する主なエラーとその解決策を探ります。

○構文エラーの主な原因と解決策

構文エラーは、VHDLコードの文法規則に違反した場合に発生します。

select文に関連する代表的な構文エラーとその解決策を見てみましょう。

セミコロンの欠落

with sel select
    output <= "00" when "00",
              "01" when "01",
              "10" when "10",
              "11" when others

解決策として、最後の行に欠落しているセミコロンを追加しましょう。

条件の網羅性不足

with sel select
    output <= "00" when "00",
              "01" when "01",
              "10" when "10";

解決策として、すべての可能性をカバーするため、「when others」を追加しましょう。

with文とselect文の分離

with sel
select
    output <= "00" when "00",
              "01" when "01",
              "10" when "10",
              "11" when others;

解決策として、withとselectを同じ行に記述しましょう。

○論理エラーの見つけ方とデバッグ手法

論理エラーは、構文的には正しいが期待通りの動作をしない場合に発生します。

select文に関連する論理エラーを発見し、解決するための手法を紹介します。

シミュレーションの活用 -> テストベンチを作成し、様々な入力パターンでシミュレーションを行います。期待値と実際の出力を比較し、不一致がある場合は論理エラーの可能性があります。
信号の可視化 -> 波形ビューアを使用して、各信号の変化を時系列で観察します。予期せぬ信号の変化が論理エラーを示唆する場合があります。
アサーションの使用 -> コード内にアサーション文を追加し、期待される条件が満たされているか確認します。

assert (output = "00") when (sel = "00") else
    report "Unexpected output for sel = 00" severity error;

段階的なデバッグ -> 複雑なselect文を単純化し、部分的に動作を確認します。正常に動作する部分から徐々に複雑さを増やしていくことで、エラーの原因を特定しやすくなります。

○パフォーマンス関連の問題と最適化テクニック

VHDLのselect文は、効率的な回路設計を可能にしますが、不適切な使用はパフォーマンスの低下を招く可能性があります。

パフォーマンス問題を回避し、回路を最適化するためのテクニックを紹介します。

優先順位の考慮 -> 頻繁に選択される条件を先頭に配置することで、平均的な処理時間を短縮できます。

with data select
    result <= "001" when X"00", -- 最も頻繁に発生する条件
              "010" when X"01" to X"0F",
              "100" when X"10" to X"7F",
              "000" when others;

条件の簡略化 -> 複雑な条件は、回路の遅延を増加させる可能性があります。可能な限り条件を簡略化することで、パフォーマンスを向上させることができます。
パラレル処理の活用 -> select文の並列性を活かし、複数の独立した選択を同時に行うことで、処理速度を向上させることができます。
適切なデータ型の選択 -> 使用するデータ型によって、生成される回路の効率が変わります。例えば、STD_LOGIC_VECTORよりもUNSIGNEDやSIGNEDを使用することで、より効率的な回路が生成される場合があります。
ツールの最適化オプションの活用 -> 合成ツールの最適化オプションを適切に設定することで、自動的にパフォーマンスが向上する場合があります。ただし、過度な最適化は可読性を損なう可能性があるため、バランスを考慮することが重要です。

●select文の応用例

VHDLのselect文は、単純な条件分岐だけでなく、多様な応用が可能です。

実際のプロジェクトやFPGA設計において、select文の活用は回路の効率性と可読性を大きく向上させます。

ここでは、select文の実践的な応用例を紹介し、その威力を実感していただきます。

○サンプルコード11：FPGAでの実装例

FPGAデザインにおいて、select文は非常に有用です。

ここでは、FPGAで実装する簡単な交通信号制御システムの例を紹介します。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity traffic_light_controller is
    Port ( clk : in  STD_LOGIC;
           reset : in  STD_LOGIC;
           pedestrian_button : in  STD_LOGIC;
           red_light : out STD_LOGIC;
           yellow_light : out STD_LOGIC;
           green_light : out STD_LOGIC;
           pedestrian_light : out STD_LOGIC);
end traffic_light_controller;

architecture Behavioral of traffic_light_controller is
    type state_type is (S_GREEN, S_YELLOW, S_RED, S_PEDESTRIAN);
    signal current_state, next_state : state_type;
    signal counter : unsigned(3 downto 0);
begin
    process(clk, reset)
    begin
        if reset = '1' then
            current_state <= S_GREEN;
            counter <= (others => '0');
        elsif rising_edge(clk) then
            current_state <= next_state;
            if counter = 15 then
                counter <= (others => '0');
            else
                counter <= counter + 1;
            end if;
        end if;
    end process;

    process(current_state, counter, pedestrian_button)
    begin
        case current_state is
            when S_GREEN =>
                if pedestrian_button = '1' or counter = 15 then
                    next_state <= S_YELLOW;
                else
                    next_state <= S_GREEN;
                end if;
            when S_YELLOW =>
                if counter = 3 then
                    next_state <= S_RED;
                else
                    next_state <= S_YELLOW;
                end if;
            when S_RED =>
                if counter = 10 then
                    next_state <= S_PEDESTRIAN;
                else
                    next_state <= S_RED;
                end if;
            when S_PEDESTRIAN =>
                if counter = 5 then
                    next_state <= S_GREEN;
                else
                    next_state <= S_PEDESTRIAN;
                end if;
        end case;
    end process;

    with current_state select
        red_light <= '1' when S_RED | S_PEDESTRIAN,
                     '0' when others;

    with current_state select
        yellow_light <= '1' when S_YELLOW,
                        '0' when others;

    with current_state select
        green_light <= '1' when S_GREEN,
                       '0' when others;

    with current_state select
        pedestrian_light <= '1' when S_PEDESTRIAN,
                            '0' when others;

end Behavioral;

この例では、状態遷移にcase文を使用し、信号の出力にselect文を使用しています。

select文により、各状態に対応する信号の出力を簡潔に記述できています。

○サンプルコード12：複雑な状態機械の設計

より複雑な状態機械の設計においても、select文は威力を発揮します。

ここでは、自動販売機の制御システムの一部を模した例をみてみましょう。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity vending_machine is
    Port ( clk : in  STD_LOGIC;
           reset : in  STD_LOGIC;
           coin_in : in  STD_LOGIC_VECTOR (1 downto 0);
           product_select : in  STD_LOGIC_VECTOR (1 downto 0);
           dispense : out STD_LOGIC;
           change : out STD_LOGIC_VECTOR (1 downto 0));
end vending_machine;

architecture Behavioral of vending_machine is
    type state_type is (IDLE, COIN_INSERTED, PRODUCT_SELECTED, DISPENSING, RETURN_CHANGE);
    signal current_state, next_state : state_type;
    signal total_inserted : unsigned(3 downto 0);
    signal product_price : unsigned(3 downto 0);
begin
    process(clk, reset)
    begin
        if reset = '1' then
            current_state <= IDLE;
            total_inserted <= (others => '0');
        elsif rising_edge(clk) then
            current_state <= next_state;

            if current_state = COIN_INSERTED then
                total_inserted <= total_inserted + unsigned(coin_in);
            elsif current_state = RETURN_CHANGE then
                total_inserted <= (others => '0');
            end if;
        end if;
    end process;

    with product_select select
        product_price <= to_unsigned(3, 4) when "00",
                         to_unsigned(4, 4) when "01",
                         to_unsigned(5, 4) when "10",
                         to_unsigned(6, 4) when others;

    process(current_state, coin_in, product_select, total_inserted, product_price)
    begin
        case current_state is
            when IDLE =>
                if unsigned(coin_in) /= 0 then
                    next_state <= COIN_INSERTED;
                else
                    next_state <= IDLE;
                end if;
            when COIN_INSERTED =>
                if unsigned(product_select) /= 0 then
                    next_state <= PRODUCT_SELECTED;
                else
                    next_state <= COIN_INSERTED;
                end if;
            when PRODUCT_SELECTED =>
                if total_inserted >= product_price then
                    next_state <= DISPENSING;
                else
                    next_state <= COIN_INSERTED;
                end if;
            when DISPENSING =>
                next_state <= RETURN_CHANGE;
            when RETURN_CHANGE =>
                next_state <= IDLE;
        end case;
    end process;

    with current_state select
        dispense <= '1' when DISPENSING,
                    '0' when others;

    with current_state select
        change <= std_logic_vector(total_inserted - product_price) when RETURN_CHANGE,
                  "00" when others;

end Behavioral;

この例では、商品価格の設定にselect文を使用し、状態に応じた出力の制御にもselect文を活用しています。

複雑な条件分岐を含む状態機械でも、select文により可読性の高い設計が可能となります。

○サンプルコード13：データパスの制御

データパスの制御においても、select文は有効です。

簡単な算術論理演算ユニット（ALU）の例をみてみましょう。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity simple_alu is
    Port ( a : in  STD_LOGIC_VECTOR (7 downto 0);
           b : in  STD_LOGIC_VECTOR (7 downto 0);
           op : in  STD_LOGIC_VECTOR (2 downto 0);
           result : out STD_LOGIC_VECTOR (7 downto 0);
           zero_flag : out STD_LOGIC);
end simple_alu;

architecture Behavioral of simple_alu is
    signal temp_result : STD_LOGIC_VECTOR (7 downto 0);
begin
    with op select
        temp_result <= std_logic_vector(unsigned(a) + unsigned(b)) when "000",
                       std_logic_vector(unsigned(a) - unsigned(b)) when "001",
                       a and b when "010",
                       a or b when "011",
                       a xor b when "100",
                       std_logic_vector(shift_left(unsigned(a), to_integer(unsigned(b(2 downto 0))))) when "101",
                       std_logic_vector(shift_right(unsigned(a), to_integer(unsigned(b(2 downto 0))))) when "110",
                       (others => '0') when others;

    result <= temp_result;
    zero_flag <= '1' when temp_result = "00000000" else '0';

end Behavioral;

この例では、演算の種類を選択するためにselect文を使用しています。

各演算に対応する処理を1行で記述でき、コードの可読性が高まっています。

○サンプルコード14：並列処理での活用

VHDLの特徴の1つである並列処理において、select文は非常に有用です。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity pipeline_processor is
    Port ( clk : in  STD_LOGIC;
           reset : in  STD_LOGIC;
           data_in : in  STD_LOGIC_VECTOR (7 downto 0);
           data_out : out STD_LOGIC_VECTOR (7 downto 0));
end pipeline_processor;

architecture Behavioral of pipeline_processor is
    type pipeline_stage is array (0 to 3) of STD_LOGIC_VECTOR(7 downto 0);
    signal pipeline : pipeline_stage;
    signal stage_select : STD_LOGIC_VECTOR(1 downto 0);
begin
    process(clk, reset)
    begin
        if reset = '1' then
            pipeline <= (others => (others => '0'));
            stage_select <= "00";
        elsif rising_edge(clk) then
            pipeline(0) <= data_in;
            for i in 1 to 3 loop
                pipeline(i) <= pipeline(i-1);
            end loop;
            stage_select <= std_logic_vector(unsigned(stage_select) + 1);
        end if;
    end process;

    with stage_select select
        data_out <= std_logic_vector(unsigned(pipeline(0)) + 1) when "00",
                    std_logic_vector(unsigned(pipeline(1)) * 2) when "01",
                    std_logic_vector(unsigned(pipeline(2)) - 1) when "10",
                    pipeline(3) xor "10101010" when others;

end Behavioral;

この例では、パイプラインの各ステージで異なる処理を行うために、select文を使用しています。

並列に動作する各ステージの処理を簡潔に記述できており、パイプライン処理の本質を捉えやすい設計となっています。