VHDLでのModelSimシミュレーション開始方法の基本と応用15選

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity LED_Blinker is
    Port ( clk : in STD_LOGIC;
           reset : in STD_LOGIC;
           led : out STD_LOGIC);
end LED_Blinker;

architecture Behavioral of LED_Blinker is
    signal counter : unsigned(24 downto 0) := (others => '0');
begin
    process(clk, reset)
    begin
        if reset = '1' then
            counter <= (others => '0');
            led <= '0';
        elsif rising_edge(clk) then
            counter <= counter + 1;
            if counter = 25000000 then  -- 1秒間隔で点滅（50MHz クロック想定）
                led <= not led;
                counter <= (others => '0');
            end if;
        end if;
    end process;
end Behavioral;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity AND_Gate is
    Port ( A : in STD_LOGIC;
           B : in STD_LOGIC;
           Y : out STD_LOGIC);
end AND_Gate;

architecture Behavioral of AND_Gate is
begin
    Y <= A and B;
end Behavioral;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
use IEEE.MATH_REAL.ALL;

entity Library_Example is
    Port ( clk : in STD_LOGIC;
           data_in : in STD_LOGIC_VECTOR(7 downto 0);
           data_out : out STD_LOGIC_VECTOR(7 downto 0));
end Library_Example;

architecture Behavioral of Library_Example is
    signal counter : unsigned(3 downto 0) := (others => '0');
begin
    process(clk)
    begin
        if rising_edge(clk) then
            counter <= counter + 1;
            if counter = 10 then
                data_out <= std_logic_vector(unsigned(data_in) + 1);
                counter <= (others => '0');
            end if;
        end if;
    end process;
end Behavioral;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity AND_Gate_TB is
-- テストベンチには外部ポートは不要
end AND_Gate_TB;

architecture Behavioral of AND_Gate_TB is
    -- テスト対象のコンポーネント宣言
    component AND_Gate
        Port ( A : in STD_LOGIC;
               B : in STD_LOGIC;
               Y : out STD_LOGIC);
    end component;

    -- 信号の宣言
    signal A_tb, B_tb : STD_LOGIC := '0';
    signal Y_tb : STD_LOGIC;

begin
    -- テスト対象のインスタンス化
    UUT: AND_Gate port map (A => A_tb, B => B_tb, Y => Y_tb);

    -- テストプロセス
    stim_proc: process
    begin
        -- テストケース1
        A_tb <= '0'; B_tb <= '0';
        wait for 10 ns;
        assert (Y_tb = '0') report "Test case 1 failed" severity error;

        -- テストケース2
        A_tb <= '0'; B_tb <= '1';
        wait for 10 ns;
        assert (Y_tb = '0') report "Test case 2 failed" severity error;

        -- テストケース3
        A_tb <= '1'; B_tb <= '0';
        wait for 10 ns;
        assert (Y_tb = '0') report "Test case 3 failed" severity error;

        -- テストケース4
        A_tb <= '1'; B_tb <= '1';
        wait for 10 ns;
        assert (Y_tb = '1') report "Test case 4 failed" severity error;

        wait; -- シミュレーション終了
    end process;

end Behavioral;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity Clock_Gen_TB is
end Clock_Gen_TB;

architecture Behavioral of Clock_Gen_TB is
    signal clk : STD_LOGIC := '0';
    signal reset : STD_LOGIC := '0';
    signal counter : INTEGER := 0;

    constant CLK_PERIOD : TIME := 10 ns;

begin
    -- クロック生成プロセス
    clk_process: process
    begin
        clk <= '0';
        wait for CLK_PERIOD/2;
        clk <= '1';
        wait for CLK_PERIOD/2;
    end process;

    -- テストプロセス
    stim_proc: process
    begin
        reset <= '1';
        wait for 100 ns;
        reset <= '0';

        wait for 1000 ns;
        assert false report "Simulation finished" severity failure;
    end process;

    -- カウンタープロセス（テスト対象の代わり）
    counter_proc: process(clk, reset)
    begin
        if reset = '1' then
            counter <= 0;
        elsif rising_edge(clk) then
            counter <= counter + 1;
        end if;
    end process;

end Behavioral;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity Counter_TB is
end Counter_TB;

architecture Behavioral of Counter_TB is
    signal clk : STD_LOGIC := '0';
    signal reset : STD_LOGIC := '0';
    signal counter : INTEGER := 0;

    constant CLK_PERIOD : TIME := 10 ns;

begin
    -- クロック生成プロセス（前回と同じ）
    clk_process: process
    begin
        clk <= '0';
        wait for CLK_PERIOD/2;
        clk <= '1';
        wait for CLK_PERIOD/2;
    end process;

    -- テストプロセス
    stim_proc: process
    begin
        reset <= '1';
        wait for 100 ns;
        reset <= '0';

        wait for 1000 ns;
        assert false report "Simulation finished" severity failure;
    end process;

    -- カウンタープロセス
    counter_proc: process(clk, reset)
    begin
        if reset = '1' then
            counter <= 0;
        elsif rising_edge(clk) then
            counter <= counter + 1;
        end if;
    end process;

    -- アサーションプロセス
    assert_proc: process
    begin
        wait for CLK_PERIOD;
        assert (counter = 0) report "Counter not reset properly" severity error;

        wait for 10*CLK_PERIOD;
        assert (counter = 10) report "Counter not incrementing correctly" severity error;

        wait;
    end process;

end Behavioral;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
use STD.TEXTIO.ALL;
use IEEE.STD_LOGIC_TEXTIO.ALL;

entity Advanced_TB is
end Advanced_TB;

architecture Behavioral of Advanced_TB is
    signal clk : STD_LOGIC := '0';
    signal reset : STD_LOGIC := '0';
    signal input : STD_LOGIC_VECTOR(7 downto 0) := (others => '0');
    signal output : STD_LOGIC_VECTOR(7 downto 0);

    constant CLK_PERIOD : TIME := 10 ns;

    -- テスト対象のコンポーネント宣言
    component DUT
        Port ( clk : in STD_LOGIC;
               reset : in STD_LOGIC;
               input : in STD_LOGIC_VECTOR(7 downto 0);
               output : out STD_LOGIC_VECTOR(7 downto 0));
    end component;

begin
    -- テスト対象のインスタンス化
    UUT: DUT port map (clk => clk, reset => reset, input => input, output => output);

    -- クロック生成プロセス（前回と同じ）
    clk_process: process
    begin
        clk <= '0';
        wait for CLK_PERIOD/2;
        clk <= '1';
        wait for CLK_PERIOD/2;
    end process;

    -- テストプロセス
    stim_proc: process
        file input_file : text open read_mode is "input_vectors.txt";
        file output_file : text open write_mode is "output_results.txt";
        variable input_line, output_line : line;
        variable input_vector : STD_LOGIC_VECTOR(7 downto 0);
    begin
        reset <= '1';
        wait for 100 ns;
        reset <= '0';

        while not endfile(input_file) loop
            readline(input_file, input_line);
            read(input_line, input_vector);
            input <= input_vector;

            wait for CLK_PERIOD;

            write(output_line, output);
            writeline(output_file, output_line);
        end loop;

        assert false report "Simulation finished" severity failure;
    end process;

end Behavioral;

# 基本的なvsimコマンド
vsim work.testbench

# 最適化なしでシミュレーションを実行
vsim -novopt work.testbench

# 特定の時間までシミュレーションを実行
vsim -do "run 1000ns" work.testbench

# 波形ファイルを自動的に保存
vsim -do "log -r /*" work.testbench

# デバッグモードでシミュレーションを実行
vsim -debugDB work.testbench

# 特定の変数に注目
vsim -do "add wave /testbench/uut/clk" work.testbench

# シミュレーション制御スクリプト

# プロジェクトのコンパイル
vcom -work work *.vhd

# テストベンチの実行
vsim -do {
    # ログファイルの設定
    log -r /*

    # 波形の設定
    add wave -r /*

    # シミュレーションの実行
    run 1000ns

    # 結果の確認
    if {[examine /testbench/test_passed] == 1} {
        echo "Test case 1 passed"
    } else {
        echo "Test case 1 failed"
    }

    # 次のテストケースの準備
    restart -f

    # 2つ目のシミュレーション実行
    run 2000ns

    # 結果の確認
    if {[examine /testbench/test_passed] == 1} {
        echo "Test case 2 passed"
    } else {
        echo "Test case 2 failed"
    }

    # シミュレーションの終了
    quit -sim
} work.testbench

# ログファイルの保存
log -flush

#!/bin/bash

# ModelSimのパスを設定
MODELSIM_PATH="/path/to/modelsim/bin"

# プロジェクトディレクトリに移動
cd /path/to/project

# コンパイルとシミュレーションを実行
$MODELSIM_PATH/vsim -c -do "
# プロジェクトのコンパイル
vcom -work work *.vhd

# テストベンチの実行
vsim -do {
    # ログファイルの設定
    log -r /*

    # すべてのテストケースを実行
    foreach testcase {testcase1 testcase2 testcase3} {
        # テストケースの設定
        force -freeze /testbench/test_case $testcase

        # シミュレーションの実行
        run 1000ns

        # 結果の確認
        if {[examine /testbench/test_passed] == 1} {
            echo \"$testcase passed\"
        } else {
            echo \"$testcase failed\"
        }

        # 次のテストケースの準備
        restart -f
    }

    # シミュレーションの終了
    quit -sim
} work.testbench

# ログファイルの保存
log -flush

exit
"

# 結果の解析
grep "failed" vsim.log && echo "Some tests failed" || echo "All tests passed"

# Quartusプロジェクトファイルのパスを指定
set quartus_project_file "C:/path/to/your/project.qpf"

# ModelSimプロジェクトの名前を指定
set modelsim_project_name "my_modelsim_project"

# Quartusプロジェクトを開く
project_open $quartus_project_file

# ModelSimプロジェクトを生成
generate_simulation_script -tool modelsim -simulation_dir ./$modelsim_project_name

# Quartusプロジェクトを閉じる
project_close

puts "ModelSimプロジェクトが生成されました: $modelsim_project_name"

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity Timing_Constraint_TB is
end Timing_Constraint_TB;

architecture Behavioral of Timing_Constraint_TB is
    signal clk : STD_LOGIC := '0';
    signal data_in : STD_LOGIC := '0';
    signal data_out : STD_LOGIC;

    constant CLK_PERIOD : TIME := 10 ns;
    constant SETUP_TIME : TIME := 2 ns;
    constant HOLD_TIME : TIME := 1 ns;

begin
    -- クロック生成
    clk_process: process
    begin
        clk <= '0';
        wait for CLK_PERIOD/2;
        clk <= '1';
        wait for CLK_PERIOD/2;
    end process;

    -- テスト対象のコンポーネント
    DUT: entity work.MyComponent
        port map (
            clk => clk,
            data_in => data_in,
            data_out => data_out
        );

    -- タイミング制約テスト
    stim_proc: process
    begin
        -- セットアップ時間違反のテスト
        wait for CLK_PERIOD - SETUP_TIME + 100 ps;
        data_in <= '1';
        wait for CLK_PERIOD;
        assert false report "セットアップ時間違反をチェック" severity note;

        -- ホールド時間違反のテスト
        wait for CLK_PERIOD - HOLD_TIME + 100 ps;
        data_in <= '0';
        wait for CLK_PERIOD;
        assert false report "ホールド時間違反をチェック" severity note;

        wait;
    end process;

end Behavioral;

# 波形ウィンドウを開く
view wave

# すべての信号を追加
add wave *

# クロック信号の表示をカスタマイズ
configure wave -namecolwidth 150
configure wave -valuecolwidth 100
configure wave -justifyvalue left
configure wave -signalnamewidth 1
configure wave -snapdistance 10
configure wave -datasetprefix 0
configure wave -rowmargin 4
configure wave -childrowmargin 2

# 特定の条件で信号をハイライト
when {/testbench/data_out == 8'hFF} {
    set_wave_color -color red -item /testbench/data_out
}

# カーソルを使用して時間を測定
set cursor1 [wave cursor new]
set cursor2 [wave cursor new]
wave cursor time $cursor1 100ns
wave cursor time $cursor2 200ns
set time_diff [expr {[wave cursor time $cursor2] - [wave cursor time $cursor1]}]
echo "カーソル間の時間差: $time_diff ns"

# 波形を更新
update

# JTAGチェーンに接続
jtag connect

# デバイスを選択
jtag select device 1

# FPGAからデータを読み取る
set fpga_data [jtag read -ir 6 -dr 32]

# ModelSimのシミュレーション変数を更新
force -freeze /testbench/fpga_input $fpga_data

# シミュレーションを実行
run 100 ns

# シミュレーション結果をFPGAに書き戻す
set sim_result [examine /testbench/sim_output]
jtag write -ir 7 -dr $sim_result

# JTAGチェーンから切断
jtag close