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Verilogを用いた組み合わせ回路の作成手順10選

Verilogを使用した組み合わせ回路の作成手順に関するイラスト Verilog
2023.07.30
この記事は約22分で読めます。

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この記事では、プログラム(回路記述)の基礎知識を前提に話を進めています。

説明のためのコードや、サンプルコードもありますので、もちろん初心者でも理解できるように表現してあります。

本記事のサンプルコードを活用して機能追加、目的を達成できるように作ってありますので、是非ご活用ください。

※この記事は、一般的にプロフェッショナルの指標とされる『実務経験10,000時間以上』を満たす現役のプログラマチームによって監修されています。

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はじめに

デジタルロジックをデザインし、シミュレートするための強力なツール、Verilog。その魅力を最大限に引き出すためには、組み合わせ回路の作成が欠かせません。

今回の記事では、初心者でも簡単に理解できるVerilogを使って組み合わせ回路を作成する10のステップを詳細に解説します。

●Verilogとは

Verilogは、デジタルシステムの設計と検証のためのハードウェア記述言語(HDL)です。

この言語は、電子システムの設計者がデジタルロジックを表現するために広く用いられています。

Verilogはシミュレーションや合成ツールでサポートされており、FPGAやASICのようなハードウェアに直接的に実装することが可能です。

●組み合わせ回路とは

組み合わせ回路は、デジタルロジックの基本的な概念で、その出力は現在の入力だけに依存します。

つまり、過去の状態や入力は組み合わせ回路の出力に影響を与えません。

一般的に、組み合わせ回路は論理ゲート（AND、OR、NOTなど）の集合体であり、その結果は組み合わせ回路の出力に直接影響します。

●Verilogの基本構文

Verilogの基本的な構文を理解することは、効率的なデジタルロジックの設計を行う上で重要です。

モジュールの定義、入出力ポートの宣言、ワイヤの定義、そして論理ゲートの使用などが含まれます。

基本的なVerilogの構文の一部を紹介します。

module LogicGate (input a, input b, output out);
    assign out = a & b; // AND gate
endmodule

このコードでは、Verilogを使ってANDゲートを実装するコードを紹介しています。

この例では、’module’キーワードを使用してロジックゲートを定義し、’input’キーワードで入力ポートaとbを宣言し、’output’キーワードで出力ポートoutを宣言しています。

‘assign’ステートメントを使って、出力が入力aとbの論理積であることを指定しています。

このコードを実行すると、2つの入力aとbが真（1）のときだけ出力が真になるANDゲートが作成されます。

●Verilogを使った組み合わせ回路の作成

Verilogを使った組み合わせ回路の作成は、デジタルロジック設計の基礎を学ぶための優れた方法です。

それでは、基本的な論理ゲート（AND、OR、NOT）から始めて、さらに複雑なデジタルロジック（NAND、NOR、XOR、デコーダ、マルチプレクサ、アドレスデコーダ、フルアダー）をVerilogで作成する方法を解説します。

具体的なサンプルコードとともに、組み合わせ回路の基本から高度な応用まで、一から学ぶことができます。

○サンプルコード1：AND回路

ここからは具体的なサンプルコードを用いて、Verilogでの組み合わせ回路の作成手順を学んでいきましょう。

まずは最も基本的な組み合わせ回路の一つ、AND回路を作成します。

AND回路は、全ての入力が1であるときのみ出力が1になる論理回路です。

// AND回路のVerilogコード
module and_gate(input wire a, input wire b, output wire out);
    assign out = a & b;
endmodule

このコードでは、moduleキーワードを使って新たなモジュールand_gateを定義しています。

このモジュールは入力aとb、出力outを持つANDゲートを表しています。

assignステートメントはVerilogで用意された代入構文で、ここではaとbの論理積をoutに代入することでAND回路の動作を表現しています。

このコードをシミュレーションすると、aとbの両方が1のときのみoutが1となる結果を得ることができます。

このシミュレーション結果はAND回路の真理値表と一致します。

次に、Verilogのテストベンチを使用して、このAND回路の動作を検証するコードを見てみましょう。

// AND回路のテストベンチ
module tb_and_gate;
    reg a, b;
    wire out;

    and_gate u1 (.a(a), .b(b), .out(out));

    initial begin
        $dumpfile("and_gate.vcd");
        $dumpvars(0, tb_and_gate);

        #10 a = 0; b = 0;
        #10 a = 0; b = 1;
        #10 a = 1; b = 0;
        #10 a = 1; b = 1;
        #10 $finish;
    end
endmodule

テストベンチでは、regキーワードを用いて入力信号aとbを定義し、先ほど作成したAND回路のインスタンスu1を生成しています。

そして、initialブロック内でaとbの値を変化させ、結果をand_gate.vcdという名前のVCDファイルに出力します。

このファイルをウェーブフォームビューアで開くと、aとbの両方が1のときのみoutが1になっていることが確認できます。

○サンプルコード2：OR回路

次に、OR回路を作成します。

OR回路は、入力のうち少なくとも1つが1であるときに出力が1になる論理回路です。

// OR回路のVerilogコード
module or_gate(input wire a, input wire b, output wire out);
    assign out = a | b;
endmodule

このコードでは、入力aとbの論理和をoutに代入することでOR回路の動作を表現しています。

同様にテストベンチを用いてシミュレーションを行うと、少なくとも1つの入力が1であるときにoutが1になる結果を得ることができます。

○サンプルコード3：NOT回路

VerilogによるNOT回路の作成方法について見ていきましょう。

NOT回路は、入力が0であれば出力は1となり、入力が1であれば出力は0となる特性を持つ論理回路です。

これをVerilogで表現するには次のようなコードが使用されます。

module not_gate(input wire a, output wire y);
assign y = ~a;
endmodule

このコードではVerilogのビット反転演算子~を使ってNOT回路を表現しています。

ビット反転演算子は、入力されたビット列の各ビットを反転します。

つまり、この例では入力信号aを反転して出力信号yに代入しています。

次に、このNOT回路をシミュレーションして動作を確認してみましょう。

それには次のようなテストベンチを作成します。

module testbench;
reg a;
wire y;

not_gate u1 (a, y);

initial begin
a = 0;
#10 a = 1;
#10 $finish;
end

initial begin
$monitor("at time %d, a = %b, y = %b", $time, a, y);
end
endmodule

こちらのコードはNOT回路のテストを行うためのものです。

reg aとwire yで入力信号aと出力信号yを宣言し、その次の行でnot_gate u1 (a, y);と記述することで、先ほど定義したnot_gateモジュールを使ってインスタンスu1を作り、入力信号と出力信号をつなげています。

その後、initialブロック内でシミュレーションを行っています。

最初にa = 0;としてaの初期値を0に設定し、その10単位時間後にa = 1;としてaを1に変更します。

そして再び10単位時間後にシミュレーションを終了させています。

もう一つのinitialブロックでは、$monitor関数を使用してシミュレーションの結果を表示させています。

これにより、時間と共にaとyの値がどう変わるかを観察することができます。

上記のテストベンチを実行すると、次のような結果が得られます。

at time 0, a = 0, y = 1
at time 10, a = 1, y = 0

これにより、aが0のときyが1に、aが1のときyが0になることを確認できます。

このように、Verilogでは論理回路の動作を確認するためのテストベンチを作成し、シミュレーションすることで正確な動作を確認することが可能です。

Verilogでの論理回路の記述とシミュレーションの方法を理解していただければ、今後の回路設計に活かすことができます。

この基本的な概念を覚えておけば、より複雑な論理回路も作成できるようになります。

●Verilogの応用例

ここではVerilogを用いた組み合わせ回路の応用例について見ていきましょう。

基本的なAND、OR、NOT回路を理解できたら、それらを応用して更に複雑な組み合わせ回路を作成することが可能となります。

それぞれの回路が異なるロジック機能を持っており、これらを組み合わせることで様々なタスクを実現することができます。

○サンプルコード4：NAND回路

ではまずはNAND回路について見ていきましょう。

NANDは「NOT AND」の意味で、AND回路の出力を反転したものとなります。

つまり、すべての入力が1であるときに限り、出力は0になります。その他の場合、出力は1となります。

module nand_gate (input wire a, input wire b, output wire out);
  assign out = ~(a & b);  // NAND回路の出力を計算
endmodule

このコードでは、Verilogを用いてNAND回路を作成しています。

assign文は左辺のネットに右辺の値を割り当てるために使用されます。

この例では、入力aとbのAND演算の結果を反転したものをoutに割り当てています。

このコードを実行すると、入力aとbが共に1である場合に限り、出力outが0になります。

それ以外の場合、出力は1となります。つまり、これはNAND回路の動作を再現しています。

○サンプルコード5：NOR回路

次に、NOR回路を見ていきましょう。

NORは「NOT OR」の意味で、OR回路の出力を反転したものとなります。

すべての入力が0であるときに限り、出力は1になります。その他の場合、出力は0となります。

module nor_gate (input wire a, input wire b, output wire out);
  assign out = ~(a | b);  // NOR回路の出力を計算
endmodule

このコードでは、Verilogを用いてNOR回路を作成しています。

assign文を使用して、入力aとbのOR演算の結果を反転したものをoutに割り当てています。

このコードを実行すると、入力aとbが共に0である場合に限り、出力outが1になります。

それ以外の場合、出力は0となります。

つまり、これはNOR回路の動作を再現しています。

○サンプルコード6：XOR回路

次に、XOR（排他的論理和）回路をVerilogで記述する方法について見ていきましょう。

XOR回路は、入力が片方だけ真であるときだけ真を出力し、それ以外では偽を出力します。

この特性から、データの偶数検査やビット反転など、さまざまな応用が可能となります。

以下に示すのはXORゲートのVerilogコードです。

まずはじめにモジュールを定義し、次にXORゲートの出力と入力を指定します。

module xor_gate(input wire a, input wire b, output wire y);
  assign y = a ^ b;
endmodule

コメントにより詳細な説明を加えると、

// XORゲートのモジュールを定義
module xor_gate(input wire a, input wire b, output wire y);
  // aとbのXORを計算し、その結果をyに割り当てる
  assign y = a ^ b;
// モジュール定義の終了
endmodule

このコードでは、aとbという二つの入力信号と、yという出力信号を持つxor_gateという名前のモジュールを定義しています。

そして、assignステートメントにより、aとbのXORの結果をyに割り当てています。

^演算子はVerilogにおけるXOR演算子です。

次に、このXORゲートの動作を確認するためのテストベンチを作成します。

テストベンチでは、さまざまな入力パターンを試し、期待する出力が得られるかを検証します。

module tb_xor_gate;
  reg a, b;
  wire y;

  xor_gate u1 (.a(a), .b(b), .y(y));

  initial begin
    $dumpfile("xor_gate.vcd");
    $dumpvars(0, tb_xor_gate);
    #5 a = 0; b = 0;
    #5 a = 0; b = 1;
    #5 a = 1; b = 0;
    #5 a = 1; b = 1;
    #5 $finish;
  end
endmodule

コメントを追加すると、次のようになります。

// XORゲートのテストベンチ
module tb_xor_gate;
  // 入力信号a, bと出力信号yを定義
  reg a, b;
  wire y;

  // xor_gateのインスタンスを生成
  xor_gate u1 (.a(a), .b(b), .y(y));

  // シミュレーションを開始
  initial begin
    // VCDファイルを出力
    $dumpfile("xor_gate.vcd");
    $dumpvars(0, tb_xor_gate);
    // a, bの各パターンについてシミュレーション
    #5 a = 0; b = 0;
    #5 a = 0; b = 1;
    #5 a = 1; b = 0;
    #5 a = 1; b = 1;
    #5 $finish;
  end
// モジュール定義の終了
endmodule

テストベンチでは、reg型のaとbを定義し、xor_gateのインスタンスを生成しています。

initialブロックでは、4つの異なる入力パターンを順に試し、結果をVCDファイルに出力します。

このテストベンチを実行すると、VCDファイルが生成され、それを波形ビューワで観察することで、XORゲートが正しく動作することを確認できます。

この場合、aとbが両方とも0か両方とも1のとき、出力yは0になり、aとbが異なるとき、出力yは1になります。

○サンプルコード7：デコーダ

デコーダは複数の入力信号から特定の出力信号を選択するロジック回路で、Verilogではその動作をシンプルに記述することができます。

下記のコードは2から4へのデコーダを表現しています。

2ビットの入力信号が4つの出力信号に変換されます。

module Decoder2to4 (input [1:0] in, output [3:0] out);
    assign out = 4'b0001 << in;
endmodule

上記のコードでは、まず2ビットの入力信号’in’と4ビットの出力信号’out’を定義しています。

そして、入力信号’in’を2進数として扱い、その値に応じて出力信号’out’に1の位置がシフトされます。

具体的には、入力が00のとき出力は0001、01のとき0010、10のとき0100、11のとき1000となります。

このコードを実行すると、次のような結果が得られます。

module test;
    reg [1:0] in;
    wire [3:0] out;
    Decoder2to4 d1 (.in(in), .out(out));
    initial begin
        $monitor("in=%b, out=%b", in, out);
        in = 2'b00; #10;
        in = 2'b01; #10;
        in = 2'b10; #10;
        in = 2'b11; #10;
    end
endmodule

実行結果：

in=00, out=0001
in=01, out=0010
in=10, out=0100
in=11, out=1000

○サンプルコード8：マルチプレクサ

マルチプレクサは、選択信号によって複数の入力から一つの出力を選択するロジック回路です。

下記のサンプルコードは、2つの入力信号から選択信号によって出力を選ぶ2対1マルチプレクサを実装したものです。

module Mux2to1 (input in0, input in1, input sel, output out);
    assign out = sel ? in1 : in0;
endmodule

このコードでは、2つの入力信号’in0’と’in1’と、選択信号’sel’を受け取り、出力信号’out’を生成します。

選択信号’sel’の値によって出力が’in0’か’in1’かが選ばれます。

実行結果は次のようになります。

module test;
    reg in0, in1, sel;
    wire out;
    Mux2to1 m1 (.in0(in0), .in1(in1), .sel(sel), .out(out));
    initial begin
        $monitor("in0=%b, in1=%b, sel=%b, out=%b", in0, in1, sel, out);
        in0 = 1'b0; in1 = 1'b1; sel = 1'b0; #10;
        in0 = 1'b0; in1 = 1'b1; sel = 1'b1; #10;
    end
endmodule

実行結果：

in0=0, in1=1, sel=0, out=0
in0=0, in1=1, sel=1, out=1

上記の結果から、選択信号’sel’が0のときは’in0’の値が、1のときは’in1’の値が出力されることが確認できます。

このようにVerilogを用いると、組み合わせ回路をわかりやすく、簡潔に記述することができます。

○サンプルコード9：アドレスデコーダ

次に進む前に、アドレスデコーダの基本的な役割を理解することが重要です。

アドレスデコーダは、メモリ管理において極めて重要な役割を果たします。

アドレスラインを入力として受け取り、それに対応するメモリセルを選択（デコード）します。

それでは、Verilogを使用して2入力アドレスデコーダを作成する方法を見てみましょう。

まず、2つの入力信号を受け取るmoduleを定義します。

ここでは、それらを「addr」と呼びます。

これらの信号は、アドレス情報を表現します。さらに、出力は4つのメモリセルを表します。

出力は「o0」、「o1」、「o2」、「o3」と呼ばれます。

module AddressDecoder2x4 (
  input wire [1:0] addr,
  output reg [3:0] out
);

次に、入力アドレスに基づいて適切な出力を選択するalwaysブロックを定義します。

ここでは、アドレス値に応じて対応する出力ラインをHIGHにします。

always @(addr) begin
  out = 4'b0000;
  case(addr)
    2'b00: out[0] = 1'b1;
    2'b01: out[1] = 1'b1;
    2'b10: out[2] = 1'b1;
    2'b11: out[3] = 1'b1;
  endcase
end

そして最後に、モジュール定義を閉じます。

endmodule

これがアドレスデコーダのVerilogコードの全体像です。

入力されたアドレスに対応する出力ラインがHIGHになることで、そのアドレスが指すメモリセルにアクセスすることが可能になります。

それでは、このコードがどのように動作するかを見てみましょう。

入力アドレスが「00」の場合、出力ライン「o0」がHIGHになります。入力アドレスが「01」の場合、出力ライン「o1」がHIGHになります。

同様に、「10」では「o2」、「11」では「o3」がHIGHになります。

これにより、4つのメモリセルのうち選ばれた1つだけがアクティブになり、他のメモリセルは非アクティブのままです。

これがアドレスデコーダの基本的な動作原理です。

このコードはモジュール化されているので、Verilogのプロジェクト内で繰り返し使用することができます。

たとえば、大規模なメモリシステムの設計で、多数のアドレスデコーダを使用する必要がある場合などです。

一度定義すれば、必要な数だけインスタンス化することができます。

ただし、ここで紹介したコードは、2入力アドレスデコーダの簡単な例です。

現実的なデザインでは、入力アドレスラインの数が増え、それに伴って出力の数も増えます。

その場合でも、このサンプルコードの基本的な構造を維持しつつ、入力と出力の数を調整することで、任意のn入力アドレスデコーダを設計することが可能です。

次に、このコードをシミュレーションしてみましょう。

シミュレーションでは、アドレスデコーダの動作をテストします。

すべての可能なアドレス入力値を順番に与え、それぞれに対して期待通りの出力が得られることを確認します。

シミュレーション用のテストベンチコードを紹介します。

module AddressDecoder2x4_tb;
  reg [1:0] addr;
  wire [3:0] out;

  // Instantiate the AddressDecoder2x4 module
  AddressDecoder2x4 uut (
    .addr(addr),
    .out(out)
  );

  initial begin
    addr = 2'b00; #10;
    addr = 2'b01; #10;
    addr = 2'b10; #10;
    addr = 2'b11; #10;
    $finish;
  end
endmodule

このテストベンチは、「AddressDecoder2x4」モジュールをインスタンス化し、その動作をテストします。

各クロックサイクルで異なるアドレスを入力し、それに対する出力を観察します。

ここで、「#10」は10ナノ秒のディレイを表します。

これにより、アドレスデコーダが反応し、適切な出力を生成する時間が与えられます。

シミュレーションを実行すると、アドレス値ごとに一つの出力ラインがHIGHになり、他の出力ラインはLOWになることを確認できます。

これは、アドレスデコーダが正しく動作していることを表しています。

例えば、アドレスが「01」のとき、「o1」がHIGHになり、他の出力ラインは

○サンプルコード10：フルアダー

Verilogを使った組み合わせ回路作成のクライマックスに相応しく、フルアダーの作成に挑戦しましょう。

フルアダーは、二進数の加算を行うための回路で、2つの入力値と前の桁からの繰り上がりを加算し、結果と次の桁への繰り上がりを出力します。

3つの入力と2つの出力を持つため、実装は少し複雑になりますが、Verilogの力を存分に発揮できます。

ここでは、先程の半加算器とXOR回路を組み合わせてフルアダーを作成します。

module FullAdder(input wire A, B, Cin, output wire S, Cout);
    wire sum1, carry1, carry2;

    // 2つの半加算器と1つのOR回路を使用
    HalfAdder HA1(A, B, sum1, carry1);
    HalfAdder HA2(sum1, Cin, S, carry2);

    assign Cout = carry1 | carry2;  // OR回路で繰り上がりを計算
endmodule

このコードでは、FullAdderという名前のモジュールを定義し、その中で2つのHalfAdderと1つのOR回路を使用しています。

HalfAdderは先程説明した半加算器のモジュールで、入力AとBの加算結果をsum1とcarry1に、またsum1とCinの加算結果をSとcarry2にそれぞれ出力します。

最後にassign文を使って、2つの繰り上がりcarry1とcarry2のORを取り、それを出力Coutに代入しています。

このコードを実行すると、FullAdderモジュールは2つの二進数と繰り上がりを入力として受け取り、その和と次の桁への繰り上がりを出力します。

●注意点と対処法

Verilogで組み合わせ回路を作成する際の主な注意点とその対処法を見ていきましょう。

Verilogの構文は一見シンプルですが、ハードウェア記述言語であるため、ソフトウェアプログラミングとは異なる特性や注意点があります。

最も重要なのは、Verilogのコードは同時並行的に実行されるという特性です。

この特性が理解できないと、意図しない動作をする回路が作成される可能性があります。

それを避けるための具体的なアドバイスを紹介します。

  • ブロック内のステートメントは、同時に実行されると考えてください。
  • 同じ変数に対して同時に複数の代入を行わないでください。
  • 同一モジュール内で、一部の変数が他の変数に依存するような状況を作らないでください。

以上の注意点を心に留めて、Verilogでの回路設計に取り組んでください。

次に、Verilogのカスタマイズ方法について解説します。

●Verilogのカスタマイズ方法

基本的なVerilogの文法を理解したら、次に回路設計を自由にカスタマイズする方法について学びましょう。

たとえば、モジュールの入出力を増やすことで、より複雑な計算を行う回路を設計することが可能です。

その一例として、ビット幅を指定してワイドなAND回路を作成する方法を紹介します。

module WideAnd(input [7:0] A, B, output [7:0] Y);
    assign Y = A & B;
endmodule

このコードでは、8ビット幅の入力AとBに対してAND演算を行い、その結果を8ビット幅の出力Yに代入しています。ビット幅は[7:0]のように指定します。

このようにビット幅を指定することで、1ビットだけでなく、複数ビットを同時に操作することが可能になります。

この方法を用いて、自分だけのオリジナルな回路を設計してみてください。

まとめ

今回の記事を通じて、Verilogを使って組み合わせ回路を設計する一連のプロセスを学んでいただけたかと思います。

基本的なAND、OR、NOT回路から、少し複雑なNAND、NOR、XOR回路、さらにデコーダ、マルチプレクサ、アドレスデコーダ、フルアダーといった高度な回路まで、一歩ずつ進めてきました。

その結果、Verilogでの設計の基本的な考え方や、各種の組み合わせ回路の設計手順、そしてそれらを応用する方法について理解を深めることができたのではないでしょうか。

具体的なサンプルコードとその詳細な説明を交えながら、初心者でも理解しやすいように心掛けてきました。

しかし、これはあくまで基本的な部分であり、Verilogを使った設計はこれらの要素を組み合わせて複雑なデジタルシステムを設計することにつながります。

そのため、今後もこの知識を基にさらなる学習を続けていくことが重要です。

Verilogでの設計には注意点も存在します。

特に初心者がつまづきやすいのが、組み合わせ回路と順序回路の違いの理解とその設計方法です。

それぞれに適した設計方法を理解し、適切に使い分けることが求められます。

また、シミュレーション環境の選択や設定も、実際の動作を確認する上で重要な要素となります。

以上が、Verilogを用いた組み合わせ回路の作成手順10選についての解説でした。

これを参考に、ぜひ自身での設計に挑戦してみてください。

デジタルロジックの理解とスキルの向上に役立つことを期待しています。

これからもVerilogをはじめとするプログラミングやデジタルロジックに関する様々な知識を深めていきましょう。