VHDLでマスターするサブモジュールの10の使い方

VHDLのサブモジュールを理解しよう VHDL

 

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この記事では、プログラム(回路記述)の基礎知識を前提に話を進めています。

説明のためのコードや、サンプルコードもありますので、もちろん初心者でも理解できるように表現してあります。

基本的な知識があればカスタムコードを使って機能追加、目的を達成できるように作ってあります。

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はじめに

VHDLは、デジタルシステムを記述、設計するための言語の1つであり、サブモジュールはその中で重要な部分を担っています。

VHDLでサブモジュールを使用することで、より効率的な回路設計が可能になります。

この記事では、VHDL初心者に向けて、サブモジュールの詳細な使い方から応用例までを徹底的に解説します。

●VHDLのサブモジュールとは

サブモジュールとは、主モジュール内で繰り返し利用される機能や回路を小さなモジュールとして独立させたものを指します。

これにより、コードの再利用や読みやすさ、保守性が向上します。

○サブモジュールの基本

サブモジュールは、入力と出力を持つ独立した回路として機能します。

主モジュールから必要な信号を入力し、処理を行った後、結果を出力として返します。

●サブモジュールの作り方

サブモジュールの作成は、VHDLでのコード記述によって行います。

いくつかの基本的なサンプルコードを紹介します。

○サンプルコード1:シンプルなANDゲート

このコードでは、2つの入力を受け取り、それらのAND演算を行うサブモジュールを表しています。

この例では、入力Aと入力BをAND演算して、出力Yを生成しています。

ENTITY and_gate IS
    PORT(A, B : IN BIT; Y : OUT BIT);
END ENTITY and_gate;

ARCHITECTURE behavior OF and_gate IS
BEGIN
    Y <= A AND B;
END ARCHITECTURE behavior;

上記のコードを実行すると、入力Aと入力Bがともに’1’の場合のみ、出力Yが’1’となることが確認できます。

それ以外の場合、出力Yは’0’となります。

○サンプルコード2:ORゲートの組み合わせ

このコードでは、2つの入力AとBを使って、ORゲートの演算を行うサブモジュールを表しています。

この例では、入力Aと入力BのOR演算を行い、その結果を出力としています。

ENTITY or_gate IS
    PORT(A, B : IN BIT; Y : OUT BIT);
END ENTITY or_gate;

ARCHITECTURE behavior OF or_gate IS
BEGIN
    Y <= A OR B;
END ARCHITECTURE behavior;

上記のコードを実行すると、入力Aまたは入力Bのいずれかが’1’の場合、または両方が’1’の場合、出力Yが’1’となることが確認できます。

それ以外の場合、出力Yは’0’となります。

○サンプルコード3:クロック信号の生成

このコードでは、一定の周期でクロック信号を生成するサブモジュールを表しています。

この例では、外部からのクロック信号を基にして、新たなクロック信号を生成しています。

ENTITY clk_gen IS
    PORT(clk_in : IN BIT; clk_out : OUT BIT);
END ENTITY clk_gen;

ARCHITECTURE behavior OF clk_gen IS
BEGIN
    PROCESS(clk_in)
    BEGIN
        IF rising_edge(clk_in) THEN
            clk_out <= NOT clk_out;
        END IF;
    END PROCESS;
END ARCHITECTURE behavior;

上記のコードを実行すると、外部からのクロック信号の立ち上がりエッジを検出するたびに、出力のクロック信号が反転することが確認できます。

●サブモジュールの応用例

VHDLのサブモジュールは、基本的なゲート回路だけでなく、より複雑な機能を持つ回路の実装にも利用できます。

それでは、サブモジュールを利用して、いくつかの応用的な回路を実装するサンプルコードを紹介します。

○サンプルコード4:カウンタの実装

このコードでは、クロック信号の立ち上がりエッジごとに数をインクリメントするカウンタを表しています。

この例では、4ビットのカウンタを実装し、最大値に達した場合は0に戻る動作を行っています。

ENTITY counter IS
    PORT(clk : IN BIT; rst : IN BIT; count : OUT BIT_VECTOR(3 DOWNTO 0));
END ENTITY counter;

ARCHITECTURE behavior OF counter IS
    SIGNAL tmp_count : BIT_VECTOR(3 DOWNTO 0) := "0000";
BEGIN
    PROCESS(clk, rst)
    BEGIN
        IF rst = '1' THEN
            tmp_count <= "0000";
        ELSIF rising_edge(clk) THEN
            IF tmp_count = "1111" THEN
                tmp_count <= "0000";
            ELSE
                tmp_count <= tmp_count + 1;
            END IF;
        END IF;
    END PROCESS;
    count <= tmp_count;
END ARCHITECTURE behavior;

このコードを実行すると、リセット信号が’1’のときはカウンタの値が0に初期化され、クロックの立ち上がりエッジごとにカウンタの値が1増加します。

カウンタの値が15(”1111″)になった次のクロックで、カウンタの値は0に戻ります。

○サンプルコード5:FIFOバッファの作成

このコードでは、データの一時的な格納と取り出しを行うFIFOバッファを表しています。

この例では、4つのデータを格納できるバッファを実装しています。

ENTITY fifo IS
    PORT(data_in : IN BIT_VECTOR(3 DOWNTO 0);
         write_enable, read_enable : IN BIT;
         data_out : OUT BIT_VECTOR(3 DOWNTO 0));
END ENTITY fifo;

ARCHITECTURE behavior OF fifo IS
    TYPE fifo_array IS ARRAY(0 TO 3) OF BIT_VECTOR(3 DOWNTO 0);
    SIGNAL buffer : fifo_array := (others => "0000");
    SIGNAL write_ptr, read_ptr : INTEGER := 0;
BEGIN
    PROCESS(write_enable, read_enable)
    BEGIN
        IF write_enable = '1' THEN
            buffer(write_ptr) <= data_in;
            IF write_ptr < 3 THEN
                write_ptr <= write_ptr + 1;
            ELSE
                write_ptr <= 0;
            END IF;
        END IF;

        IF read_enable = '1' THEN
            data_out <= buffer(read_ptr);
            IF read_ptr < 3 THEN
                read_ptr <= read_ptr + 1;
            ELSE
                read_ptr <= 0;
            END IF;
        END IF;
    END PROCESS;
END ARCHITECTURE behavior;

上記のコードを実行すると、write_enableが’1’のときにdata_inのデータがバッファに格納され、read_enableが’1’のときにデータがバッファから取り出され、data_outに出力されます。

バッファがいっぱいになると、新たにデータを書き込むと最も古いデータが上書きされます。

また、取り出し操作で全てのデータを読み出した後、次にデータを読み出すと最新のデータが出力されます。

○サンプルコード6:状態マシンの実装

このコードでは、状態遷移を行う状態マシンを表しています。

この例では、3つの状態を持つ状態マシンを実装しています。

ENTITY state_machine IS
    PORT(clk, start : IN BIT; state_out : OUT INTEGER);
END ENTITY state_machine;

ARCHITECTURE behavior OF state_machine IS
    TYPE states IS (state1, state2, state3);
    SIGNAL current_state, next_state : states := state1;
BEGIN
    PROCESS(clk)
    BEGIN
        IF rising_edge(clk) THEN
            current_state <= next_state;
        END IF;
    END PROCESS;

    PROCESS(current_state, start)
    BEGIN
        CASE current_state IS
            WHEN state1 =>
                IF start = '1' THEN
                    next_state <= state2;
                ELSE
                    next_state <= state1;
                END IF;
            WHEN state2 =>
                next_state <= state3;
            WHEN state3 =>
                next_state <= state1;
        END CASE;
    END PROCESS;

    PROCESS(current_state)
    BEGIN
        CASE current_state IS
            WHEN state1 =>
                state_out <= 1;
            WHEN state2 =>
                state_out <= 2;
            WHEN state3 =>
                state_out <= 3;
        END CASE;
    END PROCESS;
END ARCHITECTURE behavior;

このコードを実行すると、start信号が’1’になると状態がstate1からstate2に遷移し、次のクロックでstate3に遷移し、さらに次のクロックでstate1に戻ります。

状態が変わるたびに、state_outがその状態に対応する数字を出力します。

○サンプルコード7:加算器の作成

このコードでは、2つの4ビットの数を加算する加算器を表しています。

この例では、入力Aと入力Bを加算し、その結果を出力としています。

ENTITY adder IS
    PORT(A, B : IN BIT_VECTOR(3 DOWNTO 0); SUM : OUT BIT_VECTOR(3 DOWNTO 0));
END ENTITY adder;

ARCHITECTURE behavior OF adder IS
BEGIN
    SUM <= A + B;
END ARCHITECTURE behavior;

このコードを実行すると、入力Aと入力Bの和がSUMとして出力されます。

例えば、Aが”0010″、Bが”0101″の場合、SUMは”0111″となります。

○サンプルコード8:減算器の実装

このコードでは、2つの4ビットの数を減算する減算器を表しています。

この例では、入力Aから入力Bを減算し、その結果を出力としています。

ENTITY subtractor IS
    PORT(A, B : IN BIT_VECTOR(3 DOWNTO 0); DIFF : OUT BIT_VECTOR(3 DOWNTO 0));
END ENTITY subtractor;

ARCHITECTURE behavior OF subtractor IS
BEGIN
    DIFF <= A - B;
END ARCHITECTURE behavior;

このコードを実行すると、入力Aから入力Bを引いた結果がDIFFとして出力されます。

例えば、Aが”0110″、Bが”0100″の場合、DIFFは”0010″となります。

○サンプルコード9:乗算器の実装

このコードでは、2つの2ビットの数を乗算する乗算器を表しています。

この例では、入力Aと入力Bを乗算し、その結果を出力としています。

ENTITY multiplier IS
    PORT(A, B : IN BIT_VECTOR(1 DOWNTO 0); PROD : OUT BIT_VECTOR(3 DOWNTO 0));
END ENTITY multiplier;

ARCHITECTURE behavior OF multiplier IS
BEGIN
    PROD <= A * B;
END ARCHITECTURE behavior;

このコードを実行すると、入力Aと入力Bの積がPRODとして出力されます。

例えば、Aが”10″、Bが”01″の場合、PRODは”0010″となります。

○サンプルコード10:除算器の実装

このコードでは、4ビットの数を2ビットの数で除算する除算器を表しています。

この例では、入力Aを入力Bで除算し、商と余りを出力としています。

ENTITY divider IS
    PORT(A : IN BIT_VECTOR(3 DOWNTO 0); B : IN BIT_VECTOR(1 DOWNTO 0);
          QUOTIENT : OUT BIT_VECTOR(1 DOWNTO 0); REMAINDER : OUT BIT_VECTOR(1 DOWNTO 0));
END ENTITY divider;

ARCHITECTURE behavior OF divider IS
BEGIN
    QUOTIENT <= A / B;
    REMAINDER <= A MOD B;
END ARCHITECTURE behavior;

このコードを実行すると、入力Aを入力Bで除算した商がQUOTIENTとして、余りがREMAINDERとして出力されます。

例えば、Aが”1001″、Bが”10″の場合、QUOTIENTは”01″、REMAINDERは”01″となります。

●VHDLでのサブモジュールの注意点と対処法

VHDLでサブモジュールを使用する際の注意点としては、入力と出力のデータ型やビット幅の一致が重要です。

異なるデータ型やビット幅の信号を接続しようとすると、エラーが発生することがあります。

また、サブモジュール内で使用する信号や変数は、外部からアクセスできないので、適切な入力と出力を設定することが必要です。

対処法としては、サブモジュールを使用する前に、そのサブモジュールの入出力のデータ型やビット幅を確認することが必要です。

また、エラーメッセージやワーニングメッセージをしっかりと読むことで、問題点を早期に察知し、対処することができます。

●サブモジュールのカスタマイズ方法

VHDLのサブモジュールはカスタマイズが容易です。サブモジュールの内部構造や入出力を変更することで、様々な機能や性能を持つサブモジュールを作成することができます。

例えば、加算器のサンプルコードでは4ビットの入力を加算していますが、このビット幅を増減させることで、異なるビット幅の加算器を作成することができます。

また、サブモジュール内で使用する算術演算子や論理演算子を変更することで、異なる機能を持つサブモジュールを作成することも可能です。

このように、サブモジュールは非常に柔軟で、多くのカスタマイズが可能です。

まとめ

この記事では、VHDLのサブモジュールの基本的な使い方から応用例までを詳細に解説しました。

サブモジュールを効果的に使用することで、VHDLのコードの再利用性や可読性を向上させることができます。

サブモジュールの基本概念や作り方、応用例を理解し、実際の設計に役立ててください。