はじめに
ディジタル回路設計の世界には、多くの言語が存在しますが、その中でもVHDLは特に重要な役割を果たしています。
VHDLには、データフローモデリングという非常に強力な手法があります。
これにより、回路の動作を直感的に理解し、効率的に実装することが可能となります。
この記事では、VHDLデータフローモデリングの基本から応用、そして注意点やカスタマイズ方法について、10のサンプルコードと共にわかりやすく解説します。
これを通じて、初心者でもVHDLデータフローモデリングの魅力とその活用方法を理解し、実際のデザインに役立てることができることを目指しています。
データフローモデリングの概念を理解するためには、まずVHDLとその基本について知る必要があります。
次に、その上でデータフローモデリングの特徴や使い方を学んでいくことで、実際の設計作業に活かせる知識と技術を身につけることができます。
それでは、VHDLデータフローモデリングの魅力を一緒に探っていきましょう。
●VHDLとデータフローモデリングの基本
VHDL (VHSIC Hardware Description Language)は、VHSIC (Very High Speed Integrated Circuit)プロジェクトの一部としてアメリカ国防総省によって1980年代に開発されたプログラミング言語です。
この言語は、デジタル回路や組み込みシステムの設計・モデリングを目的としています。特に、FPGAやASICの設計に広く使われています。
VHDLは、ハードウェアの機能を表現するための様々なモデリング技法を提供します。
その中でも「データフローモデリング」は、VHDLにおいて非常に重要な概念となっています。
○VHDLの概要
VHDLは、ハードウェアの動作を詳細に記述するための高レベルな言語です。
設計者はVHDLを用いて、デジタルシステムの動作やタイミング、データフローなどを明示的に記述することができます。
この言語は、シミュレーション、合成、テストベンチの作成など、ハードウェア設計の多様なフェーズで利用されます。
○データフローモデリングの意味と重要性
データフローモデリングは、ハードウェアの動作をデータの流れとして表現するモデリング手法です。
具体的には、入力データがどのように処理され、出力データとしてどのように変換されるのかを記述します。
この手法は、システムの動作を直感的に理解しやすく、また、ハードウェアの実際の動作を効果的にシミュレートすることができます。
データフローモデリングは、VHDLにおける基本的な記述スタイルの一つとなっており、初心者にとっても理解しやすい方法となっています。
このコードでは、2つの入力信号AとBを取り、それらの和を出力する単純なデータフローモデリングの例を表しています。
この例では、<=を使って信号への代入を行い、+を用いて二つの信号の加算を行っています。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
entity simple_adder is
Port ( A : in STD_LOGIC_VECTOR(3 downto 0);
B : in STD_LOGIC_VECTOR(3 downto 0);
SUM : out STD_LOGIC_VECTOR(3 downto 0));
end simple_adder;
architecture Dataflow of simple_adder is
begin
SUM <= A + B; -- この行でAとBの和を計算してSUMに代入しています
end Dataflow;このコードを実行した場合、入力として与えられたAとBの4ビットベクトルの和が、SUMとして出力されます。
たとえば、Aが”0101″(10進数で5)、Bが”0011″(10進数で3)の場合、SUMは”1000″(10進数で8)となります。
●VHDLデータフローモデリングの使い方
VHDLデータフローモデリングは、デジタル回路設計における有効なツールとなっています。
これは、複雑なハードウェアを簡単に表現することが可能で、初心者でも手を出しやすい特徴があります。
データフローモデリングをうまく使用するためには、基本から詳細までのステップを理解することが重要です。
今回は、VHDLデータフローモデリングの基本的な使い方と、初心者に向けたサンプルコードを10選紹介します。
○サンプルコード1：基本的なデータフロー記述
このコードでは、単純な加算器をデータフローモデリングで表現しています。
この例では、2つの入力信号AとBを取り、その和を出力するコードを表しています。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity adder is
Port ( A : in STD_LOGIC_VECTOR(3 downto 0);
B : in STD_LOGIC_VECTOR(3 downto 0);
SUM : out STD_LOGIC_VECTOR(3 downto 0));
end adder;
architecture Dataflow of adder is
begin
SUM <= A + B; -- AとBの和を計算
end Dataflow;このコードでは、4ビットの2つの入力信号AとBを加算し、その結果をSUMとして出力します。
このような基本的なデータフローモデリングは、初心者にとって理解しやすい入門となります。
結果として、入力として与えられたAとBのビットごとの和が、SUMとして出力されることになります。
○サンプルコード2：複数の入力を持つモジュール
次に、複数の入力を持つモジュールの例を見てみましょう。
このコードでは、3つの入力信号を取り、その合計を出力するコードを表しています。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity multi_adder is
Port ( A : in STD_LOGIC_VECTOR(3 downto 0);
B : in STD_LOGIC_VECTOR(3 downto 0);
C : in STD_LOGIC_VECTOR(3 downto 0);
SUM : out STD_LOGIC_VECTOR(3 downto 0));
end multi_adder;
architecture Dataflow of multi_adder is
begin
SUM <= A + B + C; -- A、B、Cの和を計算
end Dataflow;この例では、A、B、Cの3つの入力信号を加算して、その結果をSUMとして出力しています。複数の入力を扱う場合でも、データフローモデリングの記述は非常にシンプルで、初心者でも取り組みやすいです。
結果として、3つの入力信号のビットごとの和がSUMとして出力されます。
○サンプルコード3：制御信号を伴うデータフロー
制御信号を伴うデータフローモデリングも非常に一般的です。
このコードでは、セレクト信号によって、2つの入力信号のうちどちらを出力するかを選択するコードを表しています。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity mux is
Port ( A : in STD_LOGIC_VECTOR(3 downto 0);
B : in STD_LOGIC_VECTOR(3 downto 0);
SEL : in STD_LOGIC;
OUT : out STD_LOGIC_VECTOR(3 downto 0));
end mux;
architecture Dataflow of mux is
begin
OUT <= A when (SEL = '0') else B; -- SEL信号に基づいてAまたはBを選択
end Dataflow;この例では、SEL信号が’0’のときにAを、’1’のときにBをOUTとして出力します。
制御信号を使って、出力を動的に変更することが可能となります。
結果として、SEL信号の状態に応じて、AまたはBがOUTとして出力されることになります。
○サンプルコード4：配列を用いたデータフローモデリング
VHDLのデータフローモデリングでは、配列を利用して一度に多くのデータを処理することが可能です。
特に大量のデータを並列に処理する場合や、同じ処理を異なるデータに適用する際には、配列を活用することで効率的にモデリングを進めることができます。
ここでは、配列を使ったデータフローモデリングのサンプルコードを紹介していきます。
まず、このコードではstd_logic_vectorを使って8ビットのビット配列を定義し、それを基にデータフローモデリングを行っています。
この例では、2つの8ビットのビット配列を受け取り、それらのビットごとの論理和を取るモジュールを作成しています。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity array_module is
Port ( A : in STD_LOGIC_VECTOR (7 downto 0);
B : in STD_LOGIC_VECTOR (7 downto 0);
C : out STD_LOGIC_VECTOR (7 downto 0));
end array_module;
architecture dataflow of array_module is
begin
process(A, B)
begin
for i in 0 to 7 loop
C(i) <= A(i) or B(i);
end loop;
end process;
end dataflow;このコードでは、入力ポートAとBに8ビットのデータを受け取り、それぞれのビット位置ごとに論理和を取って出力ポートCに出力します。
forループを用いて、各ビット位置ごとの論理和を計算しています。
このコードを実行すると、AとBの各ビット位置ごとの論理和がCにセットされます。
たとえば、Aが”00001111″、Bが”11110000″の場合、Cは”11111111″となります。
応用例として、このモジュールをベースに、複数のビット配列を受け取り、すべての配列の論理和を取るようなモジュールも考えられます。
また、論理和の代わりに論理積や排他的論理和など、他の論理操作を適用することも可能です。
カスタマイズ例としては、ビット数を変更したり、2つ以上の入力を持つようなモジュールを作成することも考えられます。
このように、VHDLのデータフローモデリングを用いれば、柔軟にデザインをカスタマイズすることができるため、多様なニーズに応えることができます。
●VHDLデータフローモデリングの応用例
VHDLデータフローモデリングの世界は深く、多岐にわたります。
初心者の方にもわかりやすく、実際にどのような応用が可能かを紹介します。
ここでは、さまざまな応用例とともに、詳細なサンプルコードとその解説を交えて説明していきます。
○サンプルコード5：計算機能を持つモジュール
このコードでは、VHDLを使って基本的な計算機能を持つモジュールを設計する方法を表しています。
この例では、加算器を実装して、入力された2つの数値を加算して出力します。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity adder is
Port ( A : in STD_LOGIC_VECTOR (7 downto 0);
B : in STD_LOGIC_VECTOR (7 downto 0);
SUM : out STD_LOGIC_VECTOR (7 downto 0));
end adder;
architecture Behavioral of adder is
begin
SUM <= A + B; -- この部分で加算を行っています
end Behavioral;このサンプルコードを使用すると、8ビットの2つの入力数値AとBを加算し、その結果をSUMとして出力します。
実際にこのモジュールを使用すれば、加算の結果を直接取得できます。
○サンプルコード6：データフローを使ったフィルタ設計
このコードでは、データフローモデリングを使って簡単なデジタルフィルタの設計を行います。
この例では、移動平均フィルタを実装しています。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity moving_average is
Port ( input_signal : in STD_LOGIC_VECTOR (7 downto 0);
avg_output : out STD_LOGIC_VECTOR (7 downto 0));
end moving_average;
architecture Behavioral of moving_average is
signal temp1, temp2, temp3: STD_LOGIC_VECTOR (7 downto 0);
begin
temp1 <= input_signal;
temp2 <= temp1;
temp3 <= temp2;
avg_output <= (temp1 + temp2 + temp3) / 3; -- 3つのデータの平均を計算
end Behavioral;このコードを使用すると、連続する3つのデータの平均を取得できます。
このようにしてデータの突然の変動を滑らかにすることができます。
○サンプルコード7：状態遷移を伴うデータフローモデリング
このコードでは、VHDLを用いて状態遷移を持つモデルを設計する方法を表しています。
この例では、シンプルな状態遷移マシンをデータフローモデリングで実装しています。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity state_machine is
Port ( clk : in STD_LOGIC;
reset : in STD_LOGIC;
state_out : out STD_LOGIC_VECTOR(1 downto 0));
end state_machine;
architecture Behavioral of state_machine is
type state_type is (state0, state1, state2);
signal current_state, next_state: state_type;
begin
process(clk, reset)
begin
if reset = '1' then
current_state <= state0;
elsif rising_edge(clk) then
current_state <= next_state;
end if;
end process;
process(current_state)
begin
case current_state is
when state0 =>
state_out <= "00";
next_state <= state1;
when state1 =>
state_out <= "01";
next_state <= state2;
when state2 =>
state_out <= "10";
next_state <= state0;
end case;
end process;
end Behavioral;このコードを実行すると、3つの状態をサイクリックに遷移します。
clkの立ち上がりエッジ毎に次の状態へと遷移し、それに伴いstate_outが変化します。
○サンプルコード8：高階関数を利用したモデリング
VHDLでのデータフローモデリングは、回路設計を効率的に行うための非常に強力な手法です。
今回の解説では、高階関数を利用したモデリングに焦点を当てます。
高階関数は、関数を引数として取る、または関数を返す関数のことを指します。
これをVHDLのモデリングに応用することで、より柔軟で再利用性の高いデザインを実現することが可能になります。
このコードでは、高階関数を使用して、複数のデータフロー操作を一つのモジュールで扱うことを表しています。
この例では、異なる演算を選択して実行できるモジュールを設計しています。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity HighOrderFunctionModule is
Port ( A : in STD_LOGIC_VECTOR (7 downto 0);
B : in STD_LOGIC_VECTOR (7 downto 0);
OP : in STD_LOGIC_VECTOR (1 downto 0);
Y : out STD_LOGIC_VECTOR (7 downto 0));
end HighOrderFunctionModule;
architecture Behavioral of HighOrderFunctionModule is
begin
process (A, B, OP)
begin
case OP is
when "00" => Y <= A + B;
when "01" => Y <= A - B;
when "10" => Y <= A & B;
when others => Y <= A;
end case;
end process;
end Behavioral;このコードは、入力として2つの8ビットのデータAとB、そして2ビットの演算子OPを受け取ります。
OPの値に応じて、AとBの加算、減算、論理ANDが選択され、その結果がYとして出力されます。
例えば、OPが”00″の場合は加算、”01″の場合は減算、”10″の場合は論理ANDが実行されます。
このモジュールを実際に使用すると、次のような動作が期待されます。
Aが”00001111″、Bが”00000001″、OPが”00″の場合、Yは”00010000″となります。
これは、AとBの加算の結果です。
Aが”00001111″、Bが”00000001″、OPが”01″の場合、Yは”00001110″となります。
これは、AからBを引いた結果です。
同様に、OPの値を変更することで、様々な演算結果を得ることができます。
また、このモジュールは基本的な例を示すものであり、実際のアプリケーションでの利用には、エラーチェックや範囲外の演算子対応など、さらなる機能追加や最適化が必要となることを留意してください。
さらに、このモジュールの応用として、異なる演算や機能を追加することが考えられます。
例えば、乗算や除算、シフト演算などの機能を追加することで、より多様なデータフローモデリングが可能になります。
シフト演算を追加したサンプルコードを紹介します。
-- 中略 --
process (A, B, OP)
begin
case OP is
when "00" => Y <= A + B;
when "01" => Y <= A - B;
when "10" => Y <= A & B;
when "11" => Y <= A srl 1; -- 右シフト
when others => Y <= A;
end case;
end process;
-- 中略 --このコードでは、OPが”11″の場合、Aの値を1ビット右にシフトする操作が追加されています。
このように、必要な機能を追加することで、モジュールの利用範囲を広げることができます。
○サンプルコード9：外部ライブラリの活用
VHDLでは、外部ライブラリを活用することで、既存のモジュールや関数を再利用することができます。
これにより、設計の効率を上げるとともに、テスト済みのモジュールを利用することで安全性も高まります。
このコードでは、外部ライブラリを使って特定の機能を実現する方法を表しています。
この例では、一般的な外部ライブラリの一つである「math_lib」を使用して、高度な数学演算を実行しています。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
-- 外部ライブラリの宣言
library math_lib;
use math_lib.math_functions.ALL;
entity SampleEntity is
Port ( A : in STD_LOGIC_VECTOR(7 downto 0);
B : out STD_LOGIC_VECTOR(7 downto 0) );
end SampleEntity;
architecture Behavioral of SampleEntity is
begin
process(A)
begin
-- 外部ライブラリの関数を使用
B <= math_function(A);
end process;
end Behavioral;このコードでは、8ビットの入力信号Aに対して、外部ライブラリ「math_lib」内の「math_function」を適用して、出力信号Bを生成しています。
実際には「math_function」の中身や振る舞いは、使用するライブラリの実装に依存します。
このサンプルコードを実行すると、入力信号Aに対してmath_functionが適用され、その結果が出力信号Bとして得られます。
たとえば、入力信号Aに特定の値を与えた場合、それに応じてBの値も変わります。
また、外部ライブラリを使用する場合、そのライブラリが提供するモジュールや関数の仕様をよく理解しておくことが重要です。
また、互換性の問題や、ライブラリのバージョンによる挙動の違いにも注意が必要です。
さらに、VHDLでは複数の外部ライブラリを組み合わせて使用することも可能です。
例えば、あるライブラリで計算した結果を別のライブラリの関数に渡してさらに処理を行う、といったことができます。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
-- 複数の外部ライブラリの宣言
library math_lib;
use math_lib.math_functions.ALL;
library processing_lib;
use processing_lib.process_functions.ALL;
entity AdvancedEntity is
Port ( A : in STD_LOGIC_VECTOR(7 downto 0);
B : out STD_LOGIC_VECTOR(7 downto 0) );
end AdvancedEntity;
architecture Behavioral of AdvancedEntity is
begin
process(A)
begin
-- 複数のライブラリ関数を組み合わせて使用
B <= process_function(math_function(A));
end process;
end Behavioral;この例では、入力Aをmath_functionで処理した後、その結果をprocess_functionに渡してさらに処理を行い、最終的な結果を出力Bとして生成しています。
このように、外部ライブラリをうまく組み合わせることで、より複雑な動作を簡潔に記述することができます。
○サンプルコード10：組み合わせ回路のデータフローモデリング
VHDLにおけるデータフローモデリングは、回路の動作を高レベルで表現する手法の1つです。
今回は、組み合わせ回路のデータフローモデリングの基本を理解するためのサンプルコードを取り上げます。
このコードでは、基本的な論理ゲートを用いて組み合わせ回路のデータフローを構築する方法を表しています。
具体的には、AND、OR、NOTゲートを使った簡単な組み合わせ回路をデータフローでモデリングしています。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity comb_circuit is
Port ( A : in STD_LOGIC;
B : in STD_LOGIC;
C : out STD_LOGIC);
end comb_circuit;
architecture Dataflow of comb_circuit is
begin
-- このコードでは、AとBのAND演算の結果をNOT演算したものをCに出力するコードを紹介しています。
-- この例では、AとBの論理積を取った後、その結果を否定してCに出力しています。
C <= not (A and B);
end Dataflow;上記のコードは、2つの入力信号AとBを受け取り、それらの論理積を取った後、その結果を否定して出力信号Cに出力する組み合わせ回路をモデリングしています。
具体的には、AとBが共に’1’のときのみCが’0’になり、それ以外の場合はCが’1’になります。
このサンプルコードをシミュレーションすると、入力信号AとBの各組み合わせに対して、出力信号Cが正確に期待される結果を返すことが確認できます。
例えば、A=’1’、B=’1’の場合、Cは’0’になります。逆に、A=’0’やB=’0’の場合、Cは’1’になります。
また、組み合わせ回路のデータフローモデリングは、上記のような基本的なゲート操作から、もっと複雑な論理回路の表現まで広く使用できます。
例えば、加算器やマルチプレクサーなどのより高度な回路もデータフローモデリングで表現することができます。
さらに、このサンプルコードを基に、さまざまな論理ゲートの組み合わせを試してみることで、独自の組み合わせ回路を設計することができます。
●VHDLデータフローモデリングの注意点と対処法
初めてVHDLデータフローモデリングに取り組むと、さまざまな課題やエラーに直面することがあります。
ここでは、データフローモデリングの一般的な注意点とそれに対する対処法を、詳細なサンプルコードを交えて解説します。
○データフローモデリングの落とし穴
VHDLでのデータフローモデリングは、ハードウェアの動作を直感的に表現することが可能です。
しかし、初心者がデータフローモデリングを行う際に、以下のような問題が発生することがよくあります。
- 信号のタイミングの誤解：データフロー記述では、信号の更新が即座に反映されるわけではありません。これを誤解すると、信号のタイミングのずれによるエラーが発生する可能性があります。
- 型の不整合：異なる型の信号や変数を誤って接続すると、コンパイルエラーが生じます。
- 初期化の不足：データフローモデリングでは、すべての信号や変数の初期化が必要です。初期化を忘れると、未定義の動作やエラーが発生する可能性があります。
○初心者が陥りやすいエラーとその解決策
初心者がVHDLデータフローモデリングを行う際に、よく遭遇するエラーとその解決策を以下に示します。
❶信号のタイミングの誤解に関するエラー
このエラーの原因としては、データフローモデリングにおける信号の動作の理解が不足していることが挙げられます。
解決策：
信号の更新が即座には行われないことを理解し、適切なタイミングでの信号の読み出しや書き込みを意識することが重要です。
このコードでは、信号Aと信号Bを用いて簡単なデータフローモデリングを表しています。
この例では、信号Aを1クロック遅延させて信号Bに代入しています。
entity delay is
port(
clk: in std_logic;
A: in std_logic_vector(7 downto 0);
B: out std_logic_vector(7 downto 0)
);
end entity;
architecture dataflow of delay is
signal temp: std_logic_vector(7 downto 0);
begin
process(clk)
begin
if rising_edge(clk) then
temp <= A;
B <= temp;
end if;
end process;
end architecture;上記のコードでは、信号Aの値をtemp信号に1クロック後に遅延して代入し、その後、tempの値を信号Bに代入しています。
このように、適切なタイミングで信号を更新することで、タイミングの誤解に関連するエラーを防ぐことができます。
❷型の不整合に関するエラー
このエラーの原因としては、異なるデータ型の信号や変数を誤って接続した場合に生じます。
解決策：
データの型を常に確認し、必要に応じて型変換関数を使用して適切な型に変換することが必要です。
❸初期化の不足に関するエラー
解決策：
すべての信号や変数を適切に初期化することで、未定義の動作やエラーを防ぐことができます。
信号や変数の宣言時、またはリセット時に初期値を設定することで、このエラーを避けることができます。
●VHDLデータフローモデリングのカスタマイズ方法
VHDLデータフローモデリングは、複雑なデジタルシステムを効率的に設計するための鍵です。
ここでは、VHDLデータフローモデリングをカスタマイズし、最適化する方法をいくつか取り上げます。
○デザインの最適化テクニック
VHDLでのデータフローモデリングは、デザインの効率性を向上させることができますが、時々、最適化のための技術が必要となります。
このコードでは、2つの入力信号の和を出力するシンプルなデータフロー記述を表しています。
この例では、aとbの入力信号を使用して、その和をsumとして出力しています。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity simple_adder is
Port ( a : in STD_LOGIC_VECTOR (7 downto 0);
b : in STD_LOGIC_VECTOR (7 downto 0);
sum : out STD_LOGIC_VECTOR (7 downto 0));
end simple_adder;
architecture DataFlow of simple_adder is
begin
sum <= a + b;
end DataFlow;上記のデータフローモデリングを使用することで、aとbの信号が与えられた時、それらの和がsumとして出力されます。
具体的には、aが00000011(3を表現)、bが00000101(5を表現)の場合、sumは00001000(8を表現)として出力されることになります。
○パフォーマンス向上のためのヒント
- ピンの配置やルーティングを最適化することで、ハードウェアのパフォーマンスを向上させることができます。
- 無駄な論理回路を削除することで、回路の動作速度を向上させることができます。
- VHDLコードの冗長性を排除することで、コンパイル時間を短縮し、シミュレーション速度を向上させることができます。
- 外部ライブラリを活用することで、コーディングの効率を向上させることができます。例えば、数学関数などの複雑な操作を効率的に行うためのライブラリを活用することができます。
このように、VHDLデータフローモデリングのカスタマイズと最適化の方法を理解し、適切に活用することで、デザインの品質とパフォーマンスを大幅に向上させることができます。
まとめ
VHDLデータフローモデリングはデジタルシステム設計の核心的な部分であり、効率的なデザインを実現するための強力な手法となっています。
デザインの最適化技術により、デザインの効率性と品質を高めることが可能です。
具体的なサンプルコードを通じて、2つの入力信号の和をシンプルに出力する方法を解説しました。
また、パフォーマンスを向上させるためのヒントとして、ピンの配置最適化、不要な論理回路の削除、コードの冗長性の排除、そして外部ライブラリの利用方法を紹介しました。
これらのテクニックを活用することで、VHDLデータフローモデリングのカスタマイズと最適化が行え、結果としてデザインの品質とパフォーマンスが向上します。
