5ステップで学ぶVerilogモジュール接続

はじめに

ハードウェア記述言語であるVerilogを使って、デジタル回路の設計を行う場合、その核となるのが「モジュール接続」です。

しかし、これが初めての方や、基本的な知識しかない方にとっては、やや難易度が高いと感じるかもしれません。

この記事では、Verilogのモジュール接続の基本から詳細まで、5つの簡単なステップで学べるようになっています。

サンプルコードと共に理解を深めましょう。

●Verilogとは

Verilogは、ハードウェア記述言語（HDL）の一種で、デジタル回路の設計や検証に使用されます。

C言語に似た構文を持ち、実際のハードウェアの動作を模擬することができます。

○Verilogの基本

Verilogのコードは、大きく分けて「モジュール」で構成されます。

モジュールは、ハードウェアの一部を表現するための基本的な単位で、入力と出力を持ちます。

モジュール同士を接続することで、より大きなハードウェアを設計することが可能になります。

●モジュール接続とは

モジュール接続は、Verilogで設計したモジュール同士を結びつける作業を指します。

これにより、一つ一つのモジュールが複雑なデジタルシステムを構成するための部品となります。

○モジュール接続の基本

モジュール接続の基本は、一つのモジュールの出力を別のモジュールの入力に接続することです。

これにより、一つのモジュールが生成したデータを別のモジュールが受け取り、処理を行うことができます。

●モジュール接続の作り方

では、具体的なモジュール接続の作り方を見ていきましょう。

○サンプルコード1：基本的なモジュール接続

このコードでは、二つのモジュールを接続する一番基本的な例を紹介しています。

下記の例では、module1がデータを生成し、そのデータをmodule2が受け取っています。

// module1の定義
module module1(output reg out);
  initial begin
    out = 1'b1;  // データを生成
  end
endmodule

// module2の定義
module module2(input in);
  initial begin
    $display("Received data: %b", in);  // 受け取ったデータを表示
  end
endmodule

// module1とmodule2の接続
module top;
  wire w;  // ワイヤを定義
  module1 m1(.out(w));  // module1の出力をワイヤに接続
  module2 m2(.in(w));  // module2の入力をワイヤに接続
endmodule

このコードを実行すると、module1が生成したデータ1'b1（1ビットの2進数で1）がmodule2に伝わり、”Received data: 1″と表示されます。

○サンプルコード2：複数のモジュール接続

次に、複数のモジュールを接続する例を見ていきましょう。

この例では、module1がデータを生成し、そのデータをmodule2とmodule3がそれぞれ受け取っています。

// module1の定義は前の例と同じ

// module2の定義は前の例と同じ

// module3の定義
module module3(input in);
  initial begin
    $display("Received data at module3: %b", in);  // 受け取ったデータを表示
  end
endmodule

// module1、module2、module3の接続
module top;
  wire w;  // ワイヤを定義
  module1 m1(.out(w));  // module1の出力をワイヤに接続
  module2 m2(.in(w));  // module2の入力をワイヤに接続
  module3 m3(.in(w));  // module3の入力をワイヤに接続
endmodule

このコードを実行すると、module1から生成されたデータがmodule2とmodule3に伝わり、それぞれでデータが表示されます。

このように、一つの出力を複数の入力に接続することも可能です。

●モジュール接続の詳細な対処法と注意点

これまでに、モジュール接続の基本と作り方を見てきました。

それでも、Verilogでのモジュール接続にはいくつかの注意点と対処法が存在します。

次にそれらを詳しく見ていきましょう。

○注意点1：データ型とサイズの整合性

Verilogでモジュール間の接続を行うとき、特に注意するべきはデータ型とサイズの整合性です。

モジュール間でデータをやりとりするためには、送り手と受け手のデータ型とサイズが一致していることが重要です。

例えば、8ビットのデータを持つモジュールから32ビットのデータを持つモジュールへ直接データを送ることはできません。

このような場合、データが不足している部分は0で埋められます。

このような問題を避けるためには、モジュール設計の段階でデータ型とサイズの整合性を確認することが大切です。

また、サイズが一致しない場合は適切な変換ロジックを設けることも考慮するべきです。

○注意点2：命名規則

Verilogでの命名規則は、モジュール接続の成功に大いに影響します。

モジュール名、入力/出力名、内部信号名などが他のモジュールと重複しないように、一貫性と規則性を持った命名規則を定めることを推奨します。

さらに、命名規則はコードの可読性にも寄与します。

第三者がコードを読む際や、数ヶ月後に自分自身がコードを読み返す際にも、適切な命名規則があれば理解するのが容易になります。

○対処法1：モジュール間の通信

次に、モジュール間の通信について考えてみましょう。

モジュール間の通信を行う際には、主に2つの方式があります。

1つはワイヤ接続、もう1つはレジスタ接続です。

それぞれには特徴と利用シーンがあります。

ワイヤ接続は、モジュール間でデータを連続的に送受信する際に利用されます。

これは、データの流れが1方向であることを前提としています。

module top;
  wire [7:0] data;  // 8ビットのワイヤ

  module1 m1(.out(data));  // モジュール1からデータを出力
  module2 m2(.in(data));   // モジュール2へデータを入力
endmodule

このコードでは、module1から出力された8ビットのデータがワイヤを介してmodule2に入力されています。

これはワイヤ接続を使ってデータを転送する基本的な例です。

一方、レジスタ接続は、モジュール間でデータを一時的に保存したい場合に利用されます。

これは、データの送受信が非同期であることを前提としています。

module top;
  reg [7:0] data;  // 8ビットのレジスタ

  always @(posedge clk) begin
    module1 m1(.out(data));  // モジュール1からデータを出力
    module2 m2(.in(data));   // モジュール2へデータを入力
  end
endmodule

このコードでは、クロックの立ち上がりエッジでmodule1から出力された8ビットのデータがレジスタに保存され、その後でmodule2に入力されています。

これはレジスタ接続を使ってデータを転送する基本的な例です。

これらの接続方式を理解し、適切な方法を選択することで、モジュール間の通信がスムーズに行えます。

○対処法2：エラーハンドリング

最後に、エラーハンドリングについて考察してみましょう。

何らかの理由でモジュール間の通信に失敗した場合、その原因を特定し、適切な対応を行うことが必要です。

Verilogでは、主にシミュレーション環境でエラーハンドリングが行われます。

具体的には、$displayや$assertといったシステム関数を利用してエラーメッセージを出力したり、シミュレーションを停止したりします。

エラーハンドリングを行うサンプルコードを紹介します。

module top;
  reg [7:0] data;  // 8ビットのレジスタ
  wire error;      // エラーフラグ

  always @(

posedge clk) begin
    module1 m1(.out(data), .err(error));  // モジュール1からデータとエラーフラグを出力
    if (error) begin
      $display("Error: モジュール1からのデータ出力にエラーが発生しました。");
      $stop;  // シミュレーションを停止
    end else begin
      module2 m2(.in(data));   // エラーがなければモジュール2へデータを入力
    end
  end
endmodule

このコードでは、module1から出力されたエラーフラグをチェックし、エラーが発生していればエラーメッセージを出力してシミュレーションを停止しています。

これはエラーハンドリングを行う基本的な例です。

●モジュール接続の詳細なカスタマイズ

Verilogのモジュール接続について、初心者がつまずきやすい要点を解説してきましたが、さらに深掘りして、詳細なカスタマイズ方法を見ていきましょう。

ここでは、モジュールの再利用とモジュールのパラメータ化について説明します。

○カスタマイズ1：モジュールの再利用

Verilogでは、一度定義したモジュールを何度でも再利用することができます。

これは、同じ機能を持つハードウェアの部品を再利用するようなものです。

モジュールの再利用はコードの整理、可読性の向上、そして信頼性の向上に大いに貢献します。

下記のサンプルコードでは、2つの異なるクロック信号を生成する「clk_gen」というモジュールを再利用しています。

1つ目のインスタンス「clk_gen1」は1Hzのクロックを、2つ目のインスタンス「clk_gen2」は2Hzのクロックを生成します。

module clk_gen(input wire reset, output reg clk);
  parameter T = 50;  // クロックの周期（デフォルト50）
  always @(posedge reset) clk <= 0;
  always @(posedge clk) #T clk <= ~clk;
endmodule

module top;
  reg reset;
  wire clk1, clk2;
  clk_gen #50 clk_gen1(.reset(reset), .clk(clk1));  // 1Hzのクロックを生成
  clk_gen #25 clk_gen2(.reset(reset), .clk(clk2));  // 2Hzのクロックを生成
endmodule

このコードでは、「clk_gen」モジュールを使ってクロック信号を生成するコードを紹介しています。

この例では、異なる周波数のクロック信号を生成するために同じモジュールを再利用しています。

○カスタマイズ2：モジュールのパラメータ化

Verilogでは、モジュールをパラメータ化して、より一般的で再利用可能な形にすることが可能です。

パラメータ化されたモジュールは、その機能を持つハードウェアを作成する際に、設定や制約を容易に調整できるため非常に便利です。

下記のサンプルコードでは、「adder」モジュールをパラメータ化し、任意のビット幅で加算を行うことができます。

module adder #(parameter WIDTH = 8) (input [WIDTH-1:0] a, b, output [WIDTH-1:0] sum);
  assign sum = a + b;
endmodule

module top;
  wire [7:0] a, b, sum8;
  wire [15:0] c, d, sum16;

  adder #(8) adder8(.a(a), .b(b), .sum(sum8));  // 8ビット加算器
  adder #(16) adder16(.a(c), .b(d), .sum(sum16));  // 16ビット加算器
endmodule

このコードでは、「adder」モジュールを使って任意のビット幅で加算を行うコードを紹介しています。

この例では、8ビットと16ビットの加算器を作成するためにパラメータ化されたモジュールを再利用しています。

●モジュール接続の応用例とサンプルコード

これまで基本的なモジュール接続から詳細なカスタマイズまでを解説してきましたが、Verilogのモジュール接続はより高度な設計にも対応しています。

このセクションでは、その応用例とともにサンプルコードを用いて解説します。

○サンプルコード3：複雑なモジュール接続

まず、複数のモジュールが入り組んだ複雑なモジュール接続について見ていきましょう。

下記のサンプルコードでは、3つのモジュール（ModuleA、ModuleB、ModuleC）を接続しています。

この例では、ModuleAとModuleBがそれぞれ別々の入力を受け取り、それぞれ異なる演算を行います。

その結果は、ModuleCで統合され、最終的な出力となります。

// ModuleAの定義
module ModuleA(input wire in_A, output wire out_A);
    assign out_A = ~in_A; // ビット反転
endmodule

// ModuleBの定義
module ModuleB(input wire in_B, output wire out_B);
    assign out_B = in_B; // 直接出力
endmodule

// ModuleCの定義
module ModuleC(input wire in_C1, input wire in_C2, output wire out_C);
    assign out_C = in_C1 & in_C2; // AND演算
endmodule

// これらを接続するトップモジュール
module Top(input wire in_A, in_B, output wire out);
    wire mid_A, mid_B;

    ModuleA uA(.in_A(in_A), .out_A(mid_A));
    ModuleB uB(.in_B(in_B), .out_B(mid_B));
    ModuleC uC(.in_C1(mid_A), .in_C2(mid_B), .out_C(out));
endmodule

このコードでは、ModuleAはビット反転を、ModuleBは入力信号をそのまま出力するという処理をそれぞれ行っています。

そして、ModuleCはModuleAとModuleBからの出力をAND演算しています。

このような複雑なモジュール接続もVerilogでは一つのトップモジュール内で整然と表現することができます。

このトップモジュールを通じて、それぞれの下位モジュールがどのように接続され、全体としてどのような動作を行うのかが把握しやすくなります。

このコードが実行されると、トップモジュールのin_Aとin_Bに対する入力値によって、最終的な出力が変わります。

例えば、in_Aに’1’を、in_Bに’0’を入力した場合、それぞれのモジュールを経て、最終的に’0’が出力されます。

○サンプルコード4：パラメータ化されたモジュール接続

次に、パラメータ化されたモジュール接続について考えてみましょう。

パラメータを使用すると、モジュールの動作をより柔軟に変更することができます。

下記のコードは、ビット幅をパラメータとして指定できるシフトレジスタの例です。

module ShiftReg #(parameter WIDTH=8) (input wire [WIDTH-1:0] din, input wire clk, output wire [WIDTH-1:0] dout);
    reg [WIDTH-1:0] reg;
    always @(posedge clk) reg <= {reg[WIDTH-2:0], din};
    assign dout = reg;
endmodule

module Top(input wire [7:0] in, input wire clk, output wire [7:0] out);
    ShiftReg #(8) uShiftReg(.din(in), .clk(clk), .dout(out));
endmodule

このコードでは、シフトレジスタのビット幅がパラメータとして設定されています。

そして、トップモジュール内でシフトレジスタをインスタンス化する際に、このビット幅を具体的に指定しています。

パラメータ化されたモジュールは、再利用性が高く、柔軟な設計が可能です。

このコードが実行されると、8ビット幅のシフトレジスタが作成され、クロック信号の立ち上がりで入力データがシフトレジスタにシフトされます。

最終的な出力はシフトレジスタの内容がそのまま出力されます。

まとめ

この記事では、Verilogのモジュール接続について詳しく紹介しました。

これらの知識を活用して、ぜひ自身の設計に役立ててみてください。