VHDLで足し算をマスターする5つのステップ

VHDLで足し算を行うイラスト付きのサンプルコードVHDL
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この記事では、プログラム(回路記述)の基礎知識を前提に話を進めています。

説明のためのコードや、サンプルコードもありますので、もちろん初心者でも理解できるように表現してあります。

基本的な知識があればカスタムコードを使って機能追加、目的を達成できるように作ってあります。

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はじめに

デジタル回路の設計において、VHDLは欠かせないツールの1つとなっています。

この記事では、VHDLでの足し算の基本から高度なテクニックまで、初心者向けに5つの簡単なステップで学べる内容としています。

サンプルコードも豊富に用意しているので、理解を深めながら進めていただけます。

●VHDLとは

VHDL(VHSIC Hardware Description Language)は、高度集積回路のハードウェア記述言語として知られています。

デジタル回路の設計やシミュレーションに使用されることが多いこの言語は、設計の再現性や効率の向上を目指すエンジニアには必須のスキルとなっています。

○VHDLの基本的な概要

VHDLの特長は、ハードウェアの動作を高レベルで記述できること。

これにより、複雑な回路でもその動作を簡潔に表現することができます。

また、モジュラー構造を持っているため、部品として再利用しやすいのも大きな特長です。

●VHDLでの足し算の基礎

数値計算の基本とも言える足し算。

VHDLでの実装も非常に基本的な部分となりますが、ここでしっかりと理解しておくことで、後の発展的な内容への理解も深まります。

○足し算の基本構造

VHDLにおける足し算の基本構造は、入力として2つのビットベクトルを受け取り、それらを加算して結果を出力する形になります。

このとき、ビットベクトルの長さや型を正しく指定することが重要です。

○サンプルコード1:シンプルな足し算

このコードでは、2つの4ビットのビットベクトルを使って足し算をするコードを表しています。

この例では、”A”と”B”を入力として受け取り、”result”に結果を出力しています。

entity adder is
    port (
        A, B: in std_logic_vector(3 downto 0);
        result: out std_logic_vector(3 downto 0)
    );
end entity adder;

architecture simple_add of adder is
begin
    result <= A + B;
end architecture simple_add;

このサンプルコードを実行すると、AとBのビットベクトルの足し算結果がresultに格納されます。

例えば、Aが”0010″、Bが”0101″の場合、resultには”0111″が出力されることになります。

●VHDLでの足し算の発展的な方法

基本的な足し算の方法を学んだ後は、少し複雑なケースを考慮してみましょう。

ビットのオーバーフローや複数の入力に対する足し算など、実際の設計でよく遭遇するシチュエーションについて学ぶことができます。

○サンプルコード2:ビットオーバーフローを考慮した足し算

このコードでは、5ビットのビットベクトルを使って、オーバーフローを考慮した足し算をするコードを紹介しています。

この例では、オーバーフローが発生した場合に”overflow”という信号に’1’が立つようにしています。

entity advanced_adder is
    port (
        A, B: in std_logic_vector(4 downto 0);
        result: out std_logic_vector(4 downto 0);
        overflow: out std_logic
    );
end entity advanced_adder;

architecture detect_overflow of advanced_adder is
begin
    process(A, B)
    begin
        result <= A + B;
        if result(4) = '1' then
            overflow <= '1';
        else
            overflow <= '0';
        end if;
    end process;
end architecture detect_overflow;

このコードを実行すると、AとBの合計値が5ビットを超える場合、”overflow”信号に’1’が出力されます。

つまり、AとBの合計が”100000″やそれ以上の場合、オーバーフローが検出されることになります。

これにより、実際のハードウェア設計時に発生するオーバーフローを検出して適切な対応をとることができます。

○サンプルコード3:複数の入力に対する足し算

VHDLでのプログラム設計において、複数の入力を持つ加算器の実装は頻繁に行われる作業となります。

複数の入力を加算する場合、シーケンシャルロジックを使用することで簡単に実装することができます。

ここでは、3つの入力A、B、Cを持つ加算器のVHDLコードを紹介します。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity three_input_adder is
    Port ( A : in  STD_LOGIC_VECTOR(3 downto 0);
           B : in  STD_LOGIC_VECTOR(3 downto 0);
           C : in  STD_LOGIC_VECTOR(3 downto 0);
           SUM : out  STD_LOGIC_VECTOR(3 downto 0));
end three_input_adder;

architecture Behavioral of three_input_adder is
begin
    SUM <= (A + B + C);  -- 3つの入力を加算する
end Behavioral;

このコードでは、STD_LOGIC_VECTORを使って3つの4ビット入力A, B, Cを受け取り、それらを加算して、4ビットの出力SUMを生成します。

この例では、3つの入力A、B、Cを加算し、その結果をSUMとして出力しています。

VHDLでは、複数のベクトルを直接加算することが可能であり、このコードはそのシンプルな実例となります。

加算した結果を考えると、例えばAが"1001"、Bが"0101"、Cが"0011"の場合、合計は"1001" + "0101" + "0011" = "10001"となりますが、出力SUMは4ビットのみのため、最も左のビットは切り捨てられ、結果として"0001"が出力されます。

こういったビットの切り捨てやオーバーフローを避けるためには、出力のビット幅を増やすか、オーバーフローを検出して適切に処理するロジックを追加する必要があります。

このトピックに関しては、後の「注意点と対処法」のセクションで詳しく取り上げます。

次に、この加算器を使った具体的なテストベンチを見てみましょう。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity tb_three_input_adder is
end tb_three_input_adder;

architecture sim of tb_three_input_adder is
    signal A, B, C, SUM : STD_LOGIC_VECTOR(3 downto 0);
    component three_input_adder
        Port ( A : in  STD_LOGIC_VECTOR(3 downto 0);
               B : in  STD_LOGIC_VECTOR(3 downto 0);
               C : in  STD_LOGIC_VECTOR(3 downto 0);
               SUM : out  STD_LOGIC_VECTOR(3 downto 0));
    end component;

begin
    uut: three_input_adder port map (A, B, C, SUM);

    process
    begin
        A <= "1001"; B <= "0101"; C <= "0011"; wait for 10 ns;
        A <= "0110"; B <= "0110"; C <= "0110"; wait for 10 ns;
        wait;
    end process;
end sim;

上記のテストベンチでは、初めに指定した入力を使用して、出力SUMが"0001"になることを確認できます。

次に、A, B, Cすべてに"0110"を入力すると、SUMは"1010"になります。

●足し算の応用例

VHDLを使用して、基本的な足し算の技術を身につけたら、その技術をさらに発展させて応用の幅を広げることができます。

ここでは、VHDLでの足し算をベースに、その応用例として加算器の作成や累積加算器の作成など、さらに高度な計算処理の方法を学びましょう。

○サンプルコード4:加算器の作成

このコードではVHDLを使用して、基本的な2ビットの加算器を作成する方法を表しています。

この例では2ビットの入力A、Bを受け取り、その和とキャリーアウトを出力するシンプルな加算器を作成しています。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity Adder is
    Port ( A : in  STD_LOGIC_VECTOR(1 downto 0);
           B : in  STD_LOGIC_VECTOR(1 downto 0);
           Sum : out  STD_LOGIC_VECTOR(1 downto 0);
           CarryOut : out STD_LOGIC);
end Adder;

architecture Behavioral of Adder is
begin
    Sum <= A + B; 
    CarryOut <= A(1) and B(1) or (A(1) xor B(1)) and (A(0) and B(0));
end Behavioral;

この加算器は2ビットの入力を2つ受け取ります。そして、それらの和を計算し、キャリーアウトも計算して出力します。

例えば、入力Aが’10’、入力Bが’01’の場合、この加算器は和として’11’を出力し、キャリーアウトは’0’として出力します。

○サンプルコード5:累積加算器の作成

次に、VHDLで累積加算器を作成する方法を紹介します。

この例では、前回の加算結果を保存し、新しい入力とその保存された結果を加算して出力する累積加算器を作成しています。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity Accumulator is
    Port ( Input : in  STD_LOGIC_VECTOR(1 downto 0);
           Reset : in  STD_LOGIC;
           Sum : out  STD_LOGIC_VECTOR(1 downto 0));
end Accumulator;

architecture Behavioral of Accumulator is
    signal temp : STD_LOGIC_VECTOR(1 downto 0) := "00";
begin
    process(Input, Reset)
    begin
        if Reset = '1' then
            temp <= "00";
        else
            temp <= temp + Input;
        end if;
    end process;

    Sum <= temp;
end Behavioral;

この累積加算器は、リセット信号がアクティブの場合、累積された結果をクリアし、そうでない場合は新しい入力を前回の結果に加算します。

例えば、初回の入力が’10’の場合、出力は’10’となります。次に、入力が’01’の場合、前回の’10’と合わせて出力は’11’となります。

●注意点と対処法

VHDLでの足し算を行う際、しっかりとマスターしておくべき注意点とそれに対する対処法がいくつか存在します。

特に、オーバーフローやビット数の調整は、設計時に正確に計算を行うための非常に重要なポイントとなります。

○VHDLでの足し算時のオーバーフロー

オーバーフローは、計算結果が指定したビット数を超えてしまうことを指します。

これは、意図しない結果を引き起こす原因となります。

例えば、3ビットでの足し算を考えると、最大値は7(111)となります。

この最大値を超える場合、オーバーフローが発生します。

このコードではVHDLを使って3ビットの足し算を行うコードを表しています。

この例では3ビットの数値を足す際のオーバーフローを検出しています。

entity adder_overflow is
    Port ( A : in  STD_LOGIC_VECTOR (2 downto 0);
           B : in  STD_LOGIC_VECTOR (2 downto 0);
           SUM : out  STD_LOGIC_VECTOR (2 downto 0);
           OVERFLOW : out STD_LOGIC);
end adder_overflow;

architecture Behavioral of adder_overflow is
begin
    process(A, B)
    begin
        -- 足し算の結果をSUMに代入
        SUM <= A + B;
        -- オーバーフローを検出
        OVERFLOW <= '1' when (A(2) = B(2)) and (A(2) /= SUM(2)) else '0';
    end process;
end Behavioral;

上記のコードでは、3ビットの2つの入力AとBを受け取り、それらの和をSUMに出力します。

さらに、オーバーフローが発生した場合、OVERFLOWを’1’として出力します。

実際には、このコードを実行すると、3ビットを超える計算が発生した場合、OVERFLOWが’1’になることが確認できます。

○ビット数の調整方法

VHDLでの計算を行う際、オーバーフローを防ぐための一つの手法として、ビット数の調整が考えられます。

具体的には、予想される計算結果のビット数に応じて、入力や出力のビット数を適切に設定することが求められます。

このコードではVHDLを使ってビット数を調整する方法を表しています。

この例では4ビットの数値を3ビットの数値に変換しています。

entity bit_adjust is
    Port ( INPUT : in  STD_LOGIC_VECTOR (3 downto 0);
           OUTPUT : out  STD_LOGIC_VECTOR (2 downto 0));
end bit_adjust;

architecture Behavioral of bit_adjust is
begin
    process(INPUT)
    begin
        -- 4ビットの入力を3ビットに変換
        OUTPUT <= INPUT(2 downto 0);
    end process;
end Behavioral;

このコードを使用すると、4ビットの入力から下位3ビットのみを取り出し、3ビットの出力として得ることができます。

ただし、上位のビット情報が失われる点を考慮して使用する必要があります。

●カスタマイズのコツ

VHDLを利用して足し算を行う際には、様々なカスタマイズが可能です。

そのカスタマイズにより、特定の要件や条件に合わせて、より柔軟な設計を行うことが可能となります。

ここでは、VHDLでの足し算のカスタマイズ方法の基本的なコツとサンプルコードのカスタマイズ例を通じて、そのテクニックを探求していきます。

○サンプルコードのカスタマイズ例

まず、基本的な足し算のサンプルコードを考えてみましょう。

-- 基本的な足し算のサンプルコード
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity adder is
    Port ( A : in  STD_LOGIC_VECTOR(3 downto 0);
           B : in  STD_LOGIC_VECTOR(3 downto 0);
           SUM : out  STD_LOGIC_VECTOR(3 downto 0));
end adder;

architecture Behavioral of adder is
begin
    SUM <= A + B;
end Behavioral;

このコードでは、4ビットの二つの入力信号AとBを使って、その合計をSUMとして出力する足し算の回路を設計しています。

この例では、AとBを加算してSUMを得ることができます。

ここで、このコードをカスタマイズして、5ビットの入力を扱えるように変更してみます。

-- 5ビットの入力を扱う足し算のサンプルコード
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity adder is
    Port ( A : in  STD_LOGIC_VECTOR(4 downto 0);
           B : in  STD_LOGIC_VECTOR(4 downto 0);
           SUM : out  STD_LOGIC_VECTOR(4 downto 0));
end adder;

architecture Behavioral of adder is
begin
    SUM <= A + B;
end Behavioral;

この変更により、5ビットの数字の足し算が行えるようになりました。

このように、必要に応じて入力のビット数を増減させることで、異なるビット数のデータを扱うことができるようにカスタマイズすることができます。

まとめ

VHDLでの足し算をマスターするためのステップを学んできました。

基本から応用、注意点、そしてカスタマイズのコツまで、幅広く触れてきました。

サンプルコードを参考にしながら、自分のプロジェクトに合わせてVHDLの設計を進めていくことで、より高度な回路設計のスキルを磨いていくことができるでしょう。

VHDLでの足し算のテクニックは、デジタル回路設計の基本となるため、しっかりとマスターしておくことをおすすめします。