初心者必見！Verilogでストップウォッチを作る5つのステップ

はじめに

Verilogを使ったデジタルデザインがますます人気を博している昨今、Verilogでストップウォッチを作りたいと考えている初心者の方へ、本記事ではその方法を詳細に解説していきます。

記事を通じて、Verilogの基本的な知識を学び、さらには具体的なコードを書くことで、ストップウォッチを作る手順を理解することができます。

●Verilogの基本

○Verilogとは何か

Verilogは、ハードウェア記述言語(HDL)の一種で、デジタル回路の設計とシミュレーションに広く利用されています。

Verilogを使えば、複雑なデジタルデバイスの動作を詳細に記述し、その振る舞いをシミュレートすることが可能です。

○基本的なVerilogの構文

Verilogのコードは、モジュールという単位で記述されます。

モジュールは、入力、出力、動作を記述する一連のコードをカプセル化したもので、再利用可能な設計の要素を作ることができます。

簡単なVerilogのモジュールを紹介します。

module ExampleModule(input wire a, output wire b);
    assign b = !a;
endmodule

このコードではExampleModuleというモジュールを作成しています。

入力としてaを受け取り、出力としてbを出力します。assign文は、bにaの否定(!a)を代入しています。

●ストップウォッチの設計

○時間を数えるためのカウンター

ストップウォッチの基本的な機能は時間を数えることです。

これを実現するためには、一定の間隔で増加するカウンターが必要です。

Verilogでは、レジスタ（reg）を使ってカウンターを作ることができます。

○ストップウォッチの機能要件

ストップウォッチとして必要な機能は、開始（start）、停止（stop）、リセット（reset）の3つです。開始すると、カウンターが増加を始め、停止すると増加が止まります。

リセットを行うと、カウンターの値が0に戻ります。

これらの機能を実装するためには、それぞれの操作に対応する信号を設定し、その信号の状態によってカウンターの動作を制御する必要があります。

このような操作の実装方法については、次の章で詳しく説明します。

この例では時間を数えるカウンターを作り、それを制御する機能を追加することでストップウォッチを作成しています。

●サンプルコード1：Verilogでストップウォッチを作る

ストップウォッチを作成するためのVerilogのコードをここから詳しく見ていきましょう。

まずはストップウォッチの全体構成について説明します。

○ストップウォッチの全体構成

ストップウォッチは主に３つの部分で構成されています。

それは、時間を計測するためのカウンター、ストップウォッチのスタートやストップを制御するための制御信号、そしてカウンターの値を表示するためのディスプレイです。

これらを組み合わせて、ストップウォッチを作成します。

○サンプルコードとその説明

下記のサンプルコードでは、一秒間隔で時間をカウントし、その時間をディスプレイに表示する簡単なストップウォッチを作成します。

また、リセット信号とスタート／ストップ信号も用意し、それぞれカウンターのリセットと時間計測の開始・停止を制御します。

module stopwatch(
    input wire clk,
    input wire reset,
    input wire start_stop,
    output wire [7:0] sec
);

    reg [25:0] count = 0;
    reg [7:0] sec_count = 0;

    always @(posedge clk or posedge reset) begin
        if (reset)
            count <= 0;
            sec_count <= 0;
        else if (start_stop) begin
            if (count == 25'd50000000) begin // 50MHzのクロックを1秒に変換
                count <= 0;
                sec_count <= sec_count + 1;
            end else begin
                count <= count + 1;
            end
        end
    end

    assign sec = sec_count;

endmodule

このコードでは、50MHzのクロック信号（clk）を入力とし、そのクロックの立ち上がりエッジで動作するカウンターを実装しています。

リセット信号（reset）が立ち上がったとき、もしくはスタート／ストップ信号（start_stop）が立っているとき、カウンター（count）は増加し続けます。

そして、カウンターの値が50,000,000（クロック周波数の50MHzを1秒に換算した値）に達したら、カウンターはリセットされ、秒数（sec_count）が増加します。

また、秒数はsecという出力ポートに割り当てられており、外部から確認することができます。

このコードをFPGAにダウンロードし実行すると、スタート／ストップ信号が立っている間、秒数が増え続けるストップウォッチを観察することができます。

そしてリセット信号を立てると、秒数は0に戻ります。

このサンプルコードは非常に簡単なもので、実際のストップウォッチではミリ秒単位での計測やラップタイムの記録など、さらに複雑な機能を持つことが一般的です。

しかし、これを基にVerilogを用いたデジタルロジックの設計の基本を理解し、さらに高度な機能を追加していくことができます。

●サンプルコード2：ストップウォッチの機能追加

基本的なストップウォッチの作成方法を学んだ後、さらに進化させるための要素を追加しましょう。

その一例として、「ラップタイム機能」を追加してみます。

ラップタイムとは、一定の区間ごとにタイミングを記録することで、特定の区間でどの程度の時間がかかったかを測る機能のことです。

○追加機能の概要

この機能を追加することで、ストップウォッチはより高度な用途に対応可能になります。

例えばスポーツの練習などでは、ラップタイムを使って各セクションのパフォーマンスを把握し、改善点を見つけ出すことができます。

○サンプルコードとその説明

それでは、ラップタイム機能を追加したVerilogのコードを見てみましょう。

module stopwatch(input wire clk, reset, start, stop, lap, output reg[31:0] time, lap_time);

    reg[31:0] cnt;

    always @(posedge clk or posedge reset) begin
        if (reset) begin
            cnt <= 32'b0;
        end
        else if (start) begin
            cnt <= cnt + 1;
        end
        else if (stop) begin
            cnt <= cnt;
        end
    end

    always @(posedge clk or posedge lap) begin
        if (lap) begin
            lap_time <= cnt;
        end
    end

    assign time = cnt;
endmodule

このコードでは、ラップタイム機能を追加するために新たな入力信号「lap」を定義しています。

そして新たなレジスタ「lap_time」を定義し、その値は「lap」信号が立ち上がった瞬間の「cnt」の値を保持するようになっています。

以上のような追加機能の実装により、ストップウォッチはより高機能なものに進化します。

しかし、実装を進める上で注意すべき点や、よくあるエラーも存在します。それについては次の節で詳しく説明します。