読み込み中...

VHDLにおけるwhen文の使い方と活用15選

when文 徹底解説 VHDL
この記事は約36分で読めます。

【サイト内のコードはご自由に個人利用・商用利用いただけます】

この記事では、プログラム(回路記述)の基礎知識を前提に話を進めています。

説明のためのコードや、サンプルコードもありますので、もちろん初心者でも理解できるように表現してあります。

本記事のサンプルコードを活用して機能追加、目的を達成できるように作ってありますので、是非ご活用ください。

※この記事は、一般的にプロフェッショナルの指標とされる『実務経験10,000時間以上』を満たす現役のプログラマチームによって監修されています。

※Japanシーモアは、常に解説内容のわかりやすさや記事の品質に注力しております。不具合、分かりにくい説明や不適切な表現、動かないコードなど気になることがございましたら、記事の品質向上の為にお問い合わせフォームにてご共有いただけますと幸いです。
(送信された情報は、プライバシーポリシーのもと、厳正に取扱い、処分させていただきます。)

●VHDLのwhen文とは？

VHDLは、ハードウェア記述言語として広く使われています。回路設計において、条件分岐は欠かせない要素です。

その中でも、when文は非常に重要な役割を果たします。

when文は、VHDLにおける条件付き信号代入文です。簡潔な構文で複雑な条件分岐を表現できる強みがあります。

初心者にとっても理解しやすく、上級者は高度な設計に活用できます。

回路設計の分野では、様々な状況に応じて信号の値を変更する必要があります。

when文は、そのような要求に対して柔軟に対応できる構文です。

○when文の文法と構造

when文の基本的な構造は非常にシンプルです。

次の形式で記述します。

signal_name <= value1 when condition1 else
               value2 when condition2 else
               value3;

signal_nameは代入先の信号名、value1やvalue2は条件が真の時に代入される値、condition1やcondition2は条件式を表します。

最後のvalue3はデフォルト値として扱われます。

この構造により、複数の条件を一行で記述できます。

可読性が高く、コードの量も減らせるメリットがあります。

○when文を使った条件分岐の方法

when文を使用した条件分岐は、様々な場面で活躍します。

例えば、2つの入力信号の大小比較や、特定のビットパターンの検出などに利用できます。

具体的な例を見てみましょう。

2つの4ビット信号A、Bを比較し、大きい方の値を出力する回路を考えます。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity Comparator is
    Port ( A : in  STD_LOGIC_VECTOR (3 downto 0);
           B : in  STD_LOGIC_VECTOR (3 downto 0);
           Result : out STD_LOGIC_VECTOR (3 downto 0));
end Comparator;

architecture Behavioral of Comparator is
begin
    Result <= A when A > B else B;
end Behavioral;

この例では、AがBより大きい場合はAを、そうでない場合（AがB以下の場合）はBをResultに代入しています。

シンプルな一行で、比較と条件付き代入を実現しています。

○サンプルコード1：基本的な信号割り当て

基本的な信号割り当ての例として、3ビットの優先順位エンコーダを実装してみましょう。

優先順位エンコーダは、複数の入力信号のうち最も優先度の高い信号を検出し、そのインデックスを出力します。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity PriorityEncoder is
    Port ( Input : in  STD_LOGIC_VECTOR (2 downto 0);
           Output : out STD_LOGIC_VECTOR (1 downto 0));
end PriorityEncoder;

architecture Behavioral of PriorityEncoder is
begin
    Output <= "10" when Input(2) = '1' else
              "01" when Input(1) = '1' else
              "00" when Input(0) = '1' else
              "11";
end Behavioral;

この回路では、Input信号の最上位ビットから順に’1’を探し、最初に見つかった位置に応じてOutputを設定します。

どのビットも’1’でない場合は、”11″を出力します。

when文を使うことで、優先順位付きの条件分岐を簡潔に表現できています。

複雑な if-else 文を使わずに済むため、コードの可読性が向上します。

●when文の活用法/5つの実践テクニック

when文は、様々な状況で活用できる柔軟な構文です。

ここでは、when文の実践的な使用方法を5つのテクニックを通じて紹介します。

○サンプルコード2：複数条件の記述

複数の条件を組み合わせて、より複雑な論理を表現することができます。

例えば、4ビットの数値が特定の範囲内にあるかどうかを判定する回路を考えてみましょう。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity RangeChecker is
    Port ( Input : in  STD_LOGIC_VECTOR (3 downto 0);
           InRange : out STD_LOGIC);
end RangeChecker;

architecture Behavioral of RangeChecker is
begin
    InRange <= '1' when (Input >= "0011" and Input <= "1010") else '0';
end Behavioral;

この回路は、入力値が3以上10以下の場合に’1’を、それ以外の場合に’0’を出力します。

andキーワードを使用して、複数の条件を1つのwhen文で表現しています。

○サンプルコード3：演算子を用いた条件比較

VHDLでは、様々な演算子を使用して条件を記述できます。算

術演算子、論理演算子、比較演算子などを組み合わせることで、複雑な条件を表現できます。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity ParityChecker is
    Port ( Input : in  STD_LOGIC_VECTOR (3 downto 0);
           IsEven : out STD_LOGIC);
end ParityChecker;

architecture Behavioral of ParityChecker is
begin
    IsEven <= '1' when (Input mod 2 = 0) else '0';
end Behavioral;

modを使用して、入力値を2で割った余りを計算しています。

余りが0の場合（偶数の場合）は’1’を、そうでない場合（奇数の場合）は’0’を出力します。

○サンプルコード4：2入力セレクタの実装

2入力セレクタは、制御信号に応じて2つの入力のうちどちらかを選択する回路です。

when文を使用すると、非常にシンプルに実装できます。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity Selector is
    Port ( A : in  STD_LOGIC_VECTOR (7 downto 0);
           B : in  STD_LOGIC_VECTOR (7 downto 0);
           Sel : in  STD_LOGIC;
           Output : out STD_LOGIC_VECTOR (7 downto 0));
end Selector;

architecture Behavioral of Selector is
begin
    Output <= A when Sel = '0' else B;
end Behavioral;

制御信号Selが’0’の場合はA、’1’の場合はBを出力します。

この例では8ビットの信号を扱っていますが、任意のビット幅に対応できます。

○サンプルコード5：4ビット加算器の設計

最後に、やや複雑な例として4ビット加算器を設計してみましょう。

この回路は、2つの4ビット入力の和を計算し、結果とキャリー出力を生成します。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity Adder4Bit is
    Port ( A : in  STD_LOGIC_VECTOR (3 downto 0);
           B : in  STD_LOGIC_VECTOR (3 downto 0);
           Sum : out STD_LOGIC_VECTOR (3 downto 0);
           Cout : out STD_LOGIC);
end Adder4Bit;

architecture Behavioral of Adder4Bit is
    signal TempSum : STD_LOGIC_VECTOR (4 downto 0);
begin
    TempSum <= ('0' & A) + ('0' & B);
    Sum <= TempSum(3 downto 0);
    Cout <= TempSum(4);
end Behavioral;

この設計では、AとBに1ビットずつ’0’を追加してから加算を行い、結果を5ビットのTempSum信号に格納しています。

その後、TempSumの下位4ビットをSum出力に、最上位ビットをCout出力に割り当てています。

when文は直接使用していませんが、VHDLの+演算子は内部的にwhen文のような条件付き代入を使用して実装されています。

●when文 vs case文/適切な選択で設計効率アップ

VHDLにおいて、条件分岐を実現する方法は複数存在します。中でも代表的なのが、when文とcase文です。

両者には一長一短があり、適切に使い分けることで設計効率を大幅に向上させることができます。

○case文の基本と使用例

case文は、複数の条件分岐を行う際に便利な構文です。

特定の式の値に応じて、異なる処理を実行することができます。

基本的な構造は次のようになります。

case expression is
    when value1 =>
        -- 処理1
    when value2 =>
        -- 処理2
    when others =>
        -- デフォルトの処理
end case;

具体例として、4ビットの入力に応じて異なる出力を生成する回路を考えてみましょう。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity Decoder is
    Port ( Input : in  STD_LOGIC_VECTOR (3 downto 0);
           Output : out STD_LOGIC_VECTOR (3 downto 0));
end Decoder;

architecture Behavioral of Decoder is
begin
    process(Input)
    begin
        case Input is
            when "0000" => Output <= "0001";
            when "0001" => Output <= "0010";
            when "0010" => Output <= "0100";
            when "0011" => Output <= "1000";
            when others => Output <= "0000";
        end case;
    end process;
end Behavioral;

case文は、入力値が完全に一致する場合にのみ対応する処理を実行します。

また、「when others」を使用することで、指定されていない全ての場合に対するデフォルトの処理を定義できます。

○when文を使うべき状況

when文は、比較的シンプルな条件分岐や、複数の条件が重なる場合に適しています。

特に、信号の代入を一行で簡潔に表現したい場合に有用です。

例えば、ある信号の値が特定の範囲内にあるかどうかを判定する場合、when文を使用すると非常にスマートに記述できます。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity RangeChecker is
    Port ( Input : in  STD_LOGIC_VECTOR (7 downto 0);
           InRange : out STD_LOGIC);
end RangeChecker;

architecture Behavioral of RangeChecker is
begin
    InRange <= '1' when (Input >= x"20" and Input <= x"7F") else '0';
end Behavioral;

when文は、複数の条件を「and」や「or」で組み合わせることができるため、複雑な条件式を一行で表現できます。

また、条件に合致しない場合のデフォルト値も簡単に設定できます。

○サンプルコード6：when文とcase文の比較

ここで、同じ機能を持つ回路をwhen文とcase文でそれぞれ実装し、比較してみましょう。

例として、2ビットの入力に応じて4つの異なる出力を生成する回路を考えます。

まず、when文を使用した実装

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity Selector_When is
    Port ( Input : in  STD_LOGIC_VECTOR (1 downto 0);
           Output : out STD_LOGIC_VECTOR (3 downto 0));
end Selector_When;

architecture Behavioral of Selector_When is
begin
    Output <= "0001" when Input = "00" else
              "0010" when Input = "01" else
              "0100" when Input = "10" else
              "1000";
end Behavioral;

次に、case文を使用した同等の実装

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity Selector_Case is
    Port ( Input : in  STD_LOGIC_VECTOR (1 downto 0);
           Output : out STD_LOGIC_VECTOR (3 downto 0));
end Selector_Case;

architecture Behavioral of Selector_Case is
begin
    process(Input)
    begin
        case Input is
            when "00" => Output <= "0001";
            when "01" => Output <= "0010";
            when "10" => Output <= "0100";
            when others => Output <= "1000";
        end case;
    end process;
end Behavioral;

両方の実装は同じ機能を持ちますが、記述方法が異なります。

when文を使用した方がより簡潔に書けていますが、case文を使用した方が条件と処理の対応関係が明確です。

どちらを選択するかは、設計の複雑さや可読性、保守性を考慮して決定しましょう。

●組み合わせ回路設計/when文で作る高性能MUX

マルチプレクサ（MUX）は、デジタル回路設計において非常に重要な基本要素です。

複数の入力信号から1つを選択して出力する機能を持ち、データ選択や経路制御などに広く使用されます。

when文を使用することで、高性能かつ柔軟なMUXを簡単に設計することができます。

○サンプルコード7：2:1 MUXの設計

まずは最も基本的な2:1 MUXから始めましょう。

2つの入力信号から1つを選択する回路です。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity MUX_2to1 is
    Port ( A : in  STD_LOGIC_VECTOR (7 downto 0);
           B : in  STD_LOGIC_VECTOR (7 downto 0);
           Sel : in  STD_LOGIC;
           Output : out STD_LOGIC_VECTOR (7 downto 0));
end MUX_2to1;

architecture Behavioral of MUX_2to1 is
begin
    Output <= A when Sel = '0' else B;
end Behavioral;

この回路では、選択信号Selが’0’の場合は入力Aを、’1’の場合は入力Bを出力します。

when文を使用することで、非常にシンプルかつ直感的な記述が可能となっています。

○サンプルコード8：4:1 MUXの実装

2:1 MUXの概念を拡張して、4:1 MUXを設計してみましょう。

4つの入力信号から1つを選択する回路となります。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity MUX_4to1 is
    Port ( A : in  STD_LOGIC_VECTOR (7 downto 0);
           B : in  STD_LOGIC_VECTOR (7 downto 0);
           C : in  STD_LOGIC_VECTOR (7 downto 0);
           D : in  STD_LOGIC_VECTOR (7 downto 0);
           Sel : in  STD_LOGIC_VECTOR (1 downto 0);
           Output : out STD_LOGIC_VECTOR (7 downto 0));
end MUX_4to1;

architecture Behavioral of MUX_4to1 is
begin
    Output <= A when Sel = "00" else
              B when Sel = "01" else
              C when Sel = "10" else
              D;
end Behavioral;

この4:1 MUXでは、2ビットの選択信号Selを使用して4つの入力から1つを選択します。

when文を連鎖させることで、複数の条件を簡潔に記述しています。

○サンプルコード9：8:1 MUXの高度な設計

さらに拡張して、8:1 MUXを設計してみましょう。

この設計では、より複雑な選択ロジックが必要となります。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity MUX_8to1 is
    Port ( Inputs : in  STD_LOGIC_VECTOR (63 downto 0); -- 8個の8ビット入力
           Sel : in  STD_LOGIC_VECTOR (2 downto 0);
           Output : out STD_LOGIC_VECTOR (7 downto 0));
end MUX_8to1;

architecture Behavioral of MUX_8to1 is
begin
    Output <= Inputs(7 downto 0)   when Sel = "000" else
              Inputs(15 downto 8)  when Sel = "001" else
              Inputs(23 downto 16) when Sel = "010" else
              Inputs(31 downto 24) when Sel = "011" else
              Inputs(39 downto 32) when Sel = "100" else
              Inputs(47 downto 40) when Sel = "101" else
              Inputs(55 downto 48) when Sel = "110" else
              Inputs(63 downto 56);
end Behavioral;

この8:1 MUXでは、64ビットの入力ベクトルを8つの8ビット入力として扱い、3ビットの選択信号を使用して1つの8ビット出力を選択します。

when文の連鎖を使用することで、複雑な選択ロジックを簡潔に表現しています。

●順序回路でのwhen文活用

VHDLにおいて、when文は組み合わせ回路だけでなく順序回路の設計にも非常に有用です。

フリップフロップやカウンタといった基本的な順序回路要素を、when文を使って効率的に実装できます。

順序回路は状態を保持する能力を持つため、デジタル回路設計において重要な役割を果たします。

○サンプルコード10：D型フリップフロップの設計

D型フリップフロップは、最も基本的な順序回路素子の一つです。

クロック信号の立ち上がりエッジでデータ入力を取り込み、保持する機能を持ちます。

when文を使用して、D型フリップフロップを実装してみましょう。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity D_FlipFlop is
    Port ( D : in STD_LOGIC;
           CLK : in STD_LOGIC;
           Q : out STD_LOGIC);
end D_FlipFlop;

architecture Behavioral of D_FlipFlop is
begin
    process(CLK)
    begin
        Q <= D when rising_edge(CLK);
    end process;
end Behavioral;

このコードでは、プロセス文の中でwhen文を使用しています。

rising_edge(CLK)関数は、クロック信号の立ち上がりエッジを検出します。

立ち上がりエッジが検出されたとき、入力Dの値が出力Qに代入されます。

○サンプルコード11：4ビットアップカウンタの実装

カウンタは、デジタル回路設計で頻繁に使用される要素です。

ここでは、4ビットのアップカウンタをwhen文を使って実装します。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity UpCounter is
    Port ( CLK : in STD_LOGIC;
           RESET : in STD_LOGIC;
           COUNT : out STD_LOGIC_VECTOR(3 downto 0));
end UpCounter;

architecture Behavioral of UpCounter is
    signal current_count : STD_LOGIC_VECTOR(3 downto 0) := "0000";
begin
    process(CLK, RESET)
    begin
        current_count <= "0000" when RESET = '1' else
                         current_count + 1 when rising_edge(CLK);

        COUNT <= current_count;
    end process;
end Behavioral;

このカウンタは、クロックの立ち上がりエッジごとに値を1増やします。

RESET信号が’1’のとき、カウンタは0にリセットされます。

when文を使用することで、リセット動作とカウントアップ動作を簡潔に記述しています。

○サンプルコード12：非同期リセット付きカウンタ

より実用的な設計として、非同期リセット機能を持つカウンタを実装してみましょう。

非同期リセットは、クロックとは独立してカウンタをリセットできる機能です。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity AsyncResetCounter is
    Port ( CLK : in STD_LOGIC;
           RESET : in STD_LOGIC;
           COUNT : out STD_LOGIC_VECTOR(3 downto 0));
end AsyncResetCounter;

architecture Behavioral of AsyncResetCounter is
    signal current_count : STD_LOGIC_VECTOR(3 downto 0) := "0000";
begin
    process(CLK, RESET)
    begin
        if RESET = '1' then
            current_count <= "0000";
        elsif rising_edge(CLK) then
            current_count <= current_count + 1;
        end if;
    end process;

    COUNT <= current_count;
end Behavioral;

この実装では、プロセス文の感度リストにRESET信号を追加しています。

if文を使用して非同期リセット動作を記述し、elsif文でクロックエッジでのカウントアップを行っています。

●よくあるエラーと対処法

VHDLでwhen文を使用する際、いくつかの一般的なエラーに遭遇することがあります。

ここでは、そのようなエラーとその対処法について説明します。

○構文エラーの解決方法

when文の構文エラーは、初心者がよく遭遇する問題です。

一般的な構文エラーとしては、セミコロンの欠落や、elseキーワードの忘れがあります。

例えば、次のコードは構文エラーを引き起こします。

-- エラーのあるコード
Output <= A when Sel = '0'
          B when Sel = '1';  -- elseが欠けている

正しいコードは次のようになります。

-- 修正後のコード
Output <= A when Sel = '0' else
          B when Sel = '1' else
          'X';  -- デフォルト値を設定

構文エラーを避けるために、when文の各行の終わりにセミコロンを付けないよう注意し、最後の条件にはelseキーワードを使用してデフォルト値を設定することが重要です。

○タイミング違反の対処法

タイミング違反は、組み合わせ回路や順序回路の設計において重要な問題です。

when文を使用する際、不適切な使用方法によってタイミング違反が発生する可能性があります。

例えば、次のコードはタイミング違反を引き起こす可能性があります。

-- タイミング違反の可能性があるコード
process(CLK)
begin
    Q <= D when rising_edge(CLK);
end process;

このコードは、クロックエッジでない時にも出力Qが変化する可能性があります。

正しい実装は次のようになります。

-- 修正後のコード
process(CLK)
begin
    if rising_edge(CLK) then
        Q <= D;
    end if;
end process;

タイミング違反を避けるために、クロック同期のロジックはif文を使用して明示的に記述することが推奨されます。

○未定義信号の扱い方

未定義信号は、初期化されていない信号や、特定の条件下で値が割り当てられていない信号を指します。

when文を使用する際、すべての可能な条件に対して信号の値を定義することが重要です。

例えば、次のコードは未定義信号を生成する可能性があります。

-- 未定義信号を生成する可能性があるコード
Output <= A when Sel = '0' else
          B when Sel = '1';

Selが’0’でも’1’でもない場合（例：’X’や’Z’）、Outputは未定義となります。

修正後のコードは次のようになります。

-- 修正後のコード
Output <= A when Sel = '0' else
          B when Sel = '1' else
          'X';  -- デフォルト値を設定

未定義信号を避けるために、when文の最後にelseキーワードを使用してデフォルト値を設定することが重要です。

また、シミュレーション時には未定義信号を検出するためのアサーションを使用することも効果的です。

●順序回路でのwhen文活用/フリップフロップとカウンタ

VHDLにおいて、when文は組み合わせ回路だけでなく順序回路の設計にも非常に有用です。

フリップフロップやカウンタといった基本的な順序回路要素を、when文を使って効率的に実装できます。

順序回路は状態を保持する能力を持つため、デジタル回路設計において重要な役割を果たします。

○サンプルコード10：D型フリップフロップの設計

D型フリップフロップは、最も基本的な順序回路素子の一つです。

クロック信号の立ち上がりエッジでデータ入力を取り込み、保持する機能を持ちます。

when文を使用して、D型フリップフロップを実装してみましょう。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity D_FlipFlop is
    Port ( D : in STD_LOGIC;
           CLK : in STD_LOGIC;
           Q : out STD_LOGIC);
end D_FlipFlop;

architecture Behavioral of D_FlipFlop is
begin
    process(CLK)
    begin
        Q <= D when rising_edge(CLK);
    end process;
end Behavioral;

このコードでは、プロセス文の中でwhen文を使用しています。

rising_edge(CLK)関数は、クロック信号の立ち上がりエッジを検出します。

立ち上がりエッジが検出されたとき、入力Dの値が出力Qに代入されます。

○サンプルコード11：4ビットアップカウンタの実装

カウンタは、デジタル回路設計で頻繁に使用される要素です。

ここでは、4ビットのアップカウンタをwhen文を使って実装します。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity UpCounter is
    Port ( CLK : in STD_LOGIC;
           RESET : in STD_LOGIC;
           COUNT : out STD_LOGIC_VECTOR(3 downto 0));
end UpCounter;

architecture Behavioral of UpCounter is
    signal current_count : STD_LOGIC_VECTOR(3 downto 0) := "0000";
begin
    process(CLK, RESET)
    begin
        current_count <= "0000" when RESET = '1' else
                         current_count + 1 when rising_edge(CLK);

        COUNT <= current_count;
    end process;
end Behavioral;

このカウンタは、クロックの立ち上がりエッジごとに値を1増やします。

RESET信号が’1’のとき、カウンタは0にリセットされます。

when文を使用することで、リセット動作とカウントアップ動作を簡潔に記述しています。

○サンプルコード12：非同期リセット付きカウンタ

より実用的な設計として、非同期リセット機能を持つカウンタを実装してみましょう。

非同期リセットは、クロックとは独立してカウンタをリセットできる機能です。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity AsyncResetCounter is
    Port ( CLK : in STD_LOGIC;
           RESET : in STD_LOGIC;
           COUNT : out STD_LOGIC_VECTOR(3 downto 0));
end AsyncResetCounter;

architecture Behavioral of AsyncResetCounter is
    signal current_count : STD_LOGIC_VECTOR(3 downto 0) := "0000";
begin
    process(CLK, RESET)
    begin
        if RESET = '1' then
            current_count <= "0000";
        elsif rising_edge(CLK) then
            current_count <= current_count + 1;
        end if;
    end process;

    COUNT <= current_count;
end Behavioral;

この実装では、プロセス文の感度リストにRESET信号を追加しています。

if文を使用して非同期リセット動作を記述し、elsif文でクロックエッジでのカウントアップを行っています。

●よくあるエラーと対処法

VHDLでwhen文を使用する際、いくつかの一般的なエラーに遭遇することがあります。

ここでは、そのようなエラーとその対処法について説明します。

○構文エラーの解決方法

when文の構文エラーは、初心者がよく遭遇する問題です。

一般的な構文エラーとしては、セミコロンの欠落や、elseキーワードの忘れがあります。

例えば、次のコードは構文エラーを引き起こします。

-- エラーのあるコード
Output <= A when Sel = '0'
          B when Sel = '1';  -- elseが欠けている

正しいコードは次のようになります。

-- 修正後のコード
Output <= A when Sel = '0' else
          B when Sel = '1' else
          'X';  -- デフォルト値を設定

構文エラーを避けるために、when文の各行の終わりにセミコロンを付けないよう注意し、最後の条件にはelseキーワードを使用してデフォルト値を設定することが重要です。

○タイミング違反の対処法

タイミング違反は、組み合わせ回路や順序回路の設計において重要な問題です。

when文を使用する際、不適切な使用方法によってタイミング違反が発生する可能性があります。

例えば、次のコードはタイミング違反を引き起こす可能性があります。

-- タイミング違反の可能性があるコード
process(CLK)
begin
    Q <= D when rising_edge(CLK);
end process;

このコードは、クロックエッジでない時にも出力Qが変化する可能性があります。

正しい実装は次のようになります。

-- 修正後のコード
process(CLK)
begin
    if rising_edge(CLK) then
        Q <= D;
    end if;
end process;

タイミング違反を避けるために、クロック同期のロジックはif文を使用して明示的に記述することが推奨されます。

○未定義信号の扱い方

未定義信号は、初期化されていない信号や、特定の条件下で値が割り当てられていない信号を指します。

when文を使用する際、すべての可能な条件に対して信号の値を定義することが重要です。

例えば、次のコードは未定義信号を生成する可能性があります。

-- 未定義信号を生成する可能性があるコード
Output <= A when Sel = '0' else
          B when Sel = '1';

Selが’0’でも’1’でもない場合（例：’X’や’Z’）、Outputは未定義となります。

修正後のコードは次のようになります。

-- 修正後のコード
Output <= A when Sel = '0' else
          B when Sel = '1' else
          'X';  -- デフォルト値を設定

未定義信号を避けるために、when文の最後にelseキーワードを使用してデフォルト値を設定することが重要です。

また、シミュレーション時には未定義信号を検出するためのアサーションを使用することも効果的です。

●when文の応用例

VHDLのwhen文は、単純な条件分岐だけでなく、複雑な回路設計にも活用できる優れた機能です。

実践的な応用例を通じて、when文の真価を発揮する方法を学んでいきましょう。

○サンプルコード13：パリティ生成器の設計

パリティビットは、データ通信における誤り検出に使用される重要な要素です。

8ビットデータに対して偶数パリティビットを生成する回路を、when文を使って実装してみましょう。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity ParityGenerator is
    Port ( Data : in  STD_LOGIC_VECTOR (7 downto 0);
           ParityBit : out STD_LOGIC);
end ParityGenerator;

architecture Behavioral of ParityGenerator is
    signal xor_result : STD_LOGIC;
begin
    xor_result <= Data(0) xor Data(1) xor Data(2) xor Data(3) xor
                  Data(4) xor Data(5) xor Data(6) xor Data(7);

    ParityBit <= '0' when xor_result = '0' else '1';
end Behavioral;

このコードでは、まずデータの全ビットに対してXOR演算を行い、結果が0の場合（1の数が偶数の場合）はパリティビットを0に、そうでない場合は1に設定しています。

when文を使用することで、条件に応じたパリティビットの生成を簡潔に表現できています。

○サンプルコード14：ステートマシンの実装

ステートマシン（状態機械）は、デジタル回路設計において非常に重要な概念です。

簡単な交通信号制御システムを例に、when文を使用したステートマシンの実装方法を見てみましょう。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity TrafficLight is
    Port ( CLK : in STD_LOGIC;
           RESET : in STD_LOGIC;
           RED : out STD_LOGIC;
           YELLOW : out STD_LOGIC;
           GREEN : out STD_LOGIC);
end TrafficLight;

architecture Behavioral of TrafficLight is
    type state_type is (S_RED, S_GREEN, S_YELLOW);
    signal current_state, next_state : state_type;
    signal counter : integer range 0 to 50 := 0;
begin
    process(CLK, RESET)
    begin
        if RESET = '1' then
            current_state <= S_RED;
            counter <= 0;
        elsif rising_edge(CLK) then
            current_state <= next_state;
            counter <= counter + 1;
        end if;
    end process;

    process(current_state, counter)
    begin
        case current_state is
            when S_RED =>
                RED <= '1';
                YELLOW <= '0';
                GREEN <= '0';
                next_state <= S_GREEN when counter = 50 else S_RED;
            when S_GREEN =>
                RED <= '0';
                YELLOW <= '0';
                GREEN <= '1';
                next_state <= S_YELLOW when counter = 40 else S_GREEN;
            when S_YELLOW =>
                RED <= '0';
                YELLOW <= '1';
                GREEN <= '0';
                next_state <= S_RED when counter = 10 else S_YELLOW;
        end case;
    end process;
end Behavioral;

この例では、case文とwhen文を組み合わせてステートマシンを実装しています。

各状態での信号の出力と次の状態への遷移条件をwhen文で簡潔に記述しています。

○サンプルコード15：バスアービタの作成

複数のデバイスが共有バスを使用する場合、バスアービタが必要となります。

優先度付きのバスアービタをwhen文を使って実装してみましょう。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity BusArbiter is
    Port ( REQ1 : in STD_LOGIC;
           REQ2 : in STD_LOGIC;
           REQ3 : in STD_LOGIC;
           GNT1 : out STD_LOGIC;
           GNT2 : out STD_LOGIC;
           GNT3 : out STD_LOGIC);
end BusArbiter;

architecture Behavioral of BusArbiter is
begin
    GNT1 <= '1' when REQ1 = '1' else '0';
    GNT2 <= '1' when REQ1 = '0' and REQ2 = '1' else '0';
    GNT3 <= '1' when REQ1 = '0' and REQ2 = '0' and REQ3 = '1' else '0';
end Behavioral;

このバスアービタでは、REQ1が最も高い優先度を持ち、次いでREQ2、REQ3の順になっています。

when文を使用することで、優先順位に基づいた割り当てロジックを簡潔に表現しています。

まとめ

VHDLにおけるwhen文は、条件分岐を簡潔かつ効率的に記述するための強力なツールです。

基本的な使用方法から高度な応用例まで、様々な場面でwhen文を活用することで、読みやすく保守性の高いコードを作成することができます。

今回学んだwhen文の使用テクニックを活用し、さらに実践的な回路設計にチャレンジしてみてください。

VHDLの理解を深め、より複雑な回路設計にも対応できるスキルを身につけていくことで、FPGAエンジニアとしての成長につながるでしょう。